Câu lệnh vô hiệu hóa
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 62 trên 90.
Câu lệnh disable dừng việc thực thi một khối lệnh có tên (như vòng lặp forever, khối lệnh begin-end hoặc tác vụ). Câu lệnh này hữu ích để thoát khỏi các vòng lặp vốn sẽ chạy mãi.
Cú pháp:
disable block_name;Khối lệnh phải có nhãn là một tên.
Vô hiệu hóa bằng vòng lặp vô hạn
initial begin : counter // counter đặt tên counter cho khối lệnh (block).
forever begin
#10 count = count + 1;
if (count == 5) begin
disable counter; // disable counter dừng toàn bộ khối lệnh đã đặt tên đó.
end
end
endVòng lặp forever nằm trong khối lệnh có tên counter. Câu lệnh disable counter được đặt bên trong vòng lặp. Khi count đạt đến 5, disable counter chạy và dừng toàn bộ khối lệnh counter, đồng thời dừng ngay vòng lặp forever.
Vô hiệu hóa trong một khối riêng
initial begin : counter
forever begin
#10 count = count + 1;
end
end
initial begin
#50;
disable counter; // Dừng khối lệnh counter từ bên ngoài
endỞ đây, vòng lặp forever chạy liên tục bên trong khối có tên counter. Câu lệnh disable counter nằm trong một khối initial riêng biệt. Sau 50 đơn vị thời gian, disable counter chạy và dừng khối counter, từ bên ngoài kết thúc vòng lặp forever.
Quy tắc quan trọng
| Quy tắc | Giải thích |
|---|---|
| Khối lệnh phải có tên | begin : block_name |
| Disable dừng chương trình ngay lập tức | Code dừng tại thời điểm đó |
| Có thể dùng ở bất cứ đâu | Trong mọi khối lệnh của module |
Hữu ích để dừng vòng lặp forever | Nếu không, chúng sẽ không bao giờ dừng |
Thử thách
Bạn được cung cấp một module có bộ đếm chạy vô hạn.
Cần làm:
Hoàn thành khối lệnh còn trống bằng cách thay mỗi chú thích bằng code phù hợp:
- Thêm
#50;để chờ 50 đơn vị thời gian - Thêm
disable counter;để dừng khối bộ đếm - Thêm
$display("Counter stopped");để in ra thông báo - Thêm
$finish;để kết thúc mô phỏng
Tự làm thử
module disable_challenge;
integer count;
initial begin
count = 0;
fork
begin : counter
forever begin
#10 count = count + 1;
$display("count = %d", count);
end
end
begin
// Bước 1: Chờ 50 đơn vị thời gian
// Bước 2: Vô hiệu hóa khối lệnh counter
// Bước 3: In ra "Counter stopped"
// Bước 4: Kết thúc mô phỏng
end
join
end
endmoduleBài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.
Tất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online