Thiết kế bộ ghép kênh 4 thành 1

Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 65 trên 90.

Thử thách

Bộ ghép kênh 4 thành 1

Bộ ghép kênh 4 thành 1 có bốn đầu vào dữ liệu (in0, in1, in2, in3), hai bit chọn (sel[1:0]) và một đầu ra (out). Hai bit chọn quyết định đầu vào nào được truyền đến đầu ra:

Khi sel = 2'b00, đầu ra là in0
Khi sel = 2'b01, đầu ra là in1
Khi sel = 2'b10, đầu ra là in2
Khi sel = 2'b11, đầu ra là in3

Bạn sẽ tạo bộ ghép kênh này theo hai cách: đầu tiên dùng câu lệnh if-else, sau đó dùng câu lệnh case trong bài học tiếp theo. Cả hai cách đều hoạt động, nhưng case thường gọn hơn khi có nhiều lựa chọn.

Bộ ghép kênh 4 thành 1 chọn một trong bốn đầu vào và truyền đầu vào đó đến đầu ra dựa trên tín hiệu chọn 2 bit.

Bảng chân trị

sel1	sel0	out
0	0	out = in0
0	1	out = in1
1	0	out = in2
1	1	out = in3

Khi sel là 00, đầu ra nhận giá trị từ in0. Khi sel là 01, đầu ra nhận giá trị từ in1. Khi sel là 10, đầu ra nhận giá trị từ in2. Khi sel là 11, đầu ra nhận giá trị từ in3.

Cần làm:

Tạo module có tên mux4to1
Thêm đầu vào in0 (1 bit)
Thêm đầu vào in1 (1 bit)
Thêm đầu vào in2 (1 bit)
Thêm đầu vào in3 (1 bit)
Thêm đầu vào sel (2 bit)
Thêm đầu ra out (1 bit, kiểu reg)
Thêm khối always @(*)
Bên trong, thêm câu lệnh if-else để kiểm tra sel:
- Nếu sel == 2'b00, đặt out = in0
- Nếu không, nếu sel == 2'b01, đặt out = in1
- Nếu không, nếu sel == 2'b10, đặt out = in2
- Nếu không, đặt out = in3
Kết thúc bằng endmodule

Tự làm thử

// Bước 1: Tạo module tên mux4to1


  // Bước 2: Thêm đầu vào in0
  
  // Bước 3: Thêm đầu vào in1
  
  // Bước 4: Thêm đầu vào in2
  
  // Bước 5: Thêm đầu vào in3
  
  // Bước 6: Thêm đầu vào sel (2 bit)
  
  // Bước 7: Thêm đầu ra out (kiểu reg)
  

  // Bước 8: Thêm khối lệnh always @(*)
  

    // Bước 9: Thêm câu lệnh if-else
    // Nếu sel == 2'b00, out = in0
    // Nếu không, nếu sel == 2'b01, out = in1
    // Nếu không, nếu sel == 2'b10, out = in2
    // nếu không, out = in3
    

// Bước 10: Endmodule