Phép gán không chặn

Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 50 trên 90.

Trong bài học trước, chúng ta đã tìm hiểu về phép gán blocking (=), thực thi từng bước. Bây giờ, chúng ta sẽ tìm hiểu về phép gán non-blocking (<=), thực thi đồng thời tất cả cùng một lúc.

Phép gán không chặn sử dụng toán tử <=. Phép gán này được gọi là “không chặn” vì nó không chặn việc thực thi câu lệnh tiếp theo. Tất cả phép gán không chặn trong một khối lệnh đều thực thi cùng lúc.

Cú pháp:

variable <= expression;

Khi nào nên dùng phép gán không chặn

Phép gán không chặn (<=) dùng cho logic tuần tự: các mạch sử dụng xung nhịp và có bộ nhớ. Đầu ra chỉ thay đổi ở cạnh xung nhịp (thường là cạnh lên).

Ví dụ về logic tuần tự:

Mạch lật
Thanh ghi
Bộ đếm

Máy trạng thái
Thanh ghi dịch

Ví dụ Verilog:

initial begin
  a <= 5;      // Đã lên lịch, nhưng chưa thực thi
  b <= a + 2;  // Đã lên lịch, dùng giá trị CŨ của a
  c <= b * 3;  // Đã lên lịch, dùng giá trị CŨ của b
end

Cả ba phép gán đều diễn ra cùng lúc bằng các giá trị cũ. Cuối bước thời gian, mọi cập nhật diễn ra đồng thời.

Lệnh không chặn trong khối always (logic tuần tự)

Lệnh không chặn được dùng cho logic tuần tự: các mạch sử dụng xung nhịp và có bộ nhớ (flip-flop, thanh ghi, bộ đếm).

always @(posedge clk) begin
  q <= d;           // q nhận d tại cạnh xung nhịp
  count <= count + 1; // count tăng thêm 1 tại cạnh xung nhịp
end

Cả hai phép gán xảy ra đồng thời, sử dụng các giá trị trước cạnh xung nhịp.

Tóm tắt

Quy tắc	Giải thích
Dùng `<=` cho logic tuần tự	`always @(posedge clk)`
Dùng `=` cho logic tổ hợp	`always @(*)`
Lệnh gán không chặn thực thi song song	Tất cả phép gán diễn ra cùng lúc
Giá trị cập nhật vào cuối bước thời gian	Không cập nhật ngay lập tức

Thử thách

Hoàn thành phép gán không chặn

Thêm các phép gán không chặn còn thiếu để thanh ghi dịch 2 bit này hoạt động.

Cách hoạt động:

Ở mỗi cạnh xung nhịp, q1 nhận d
q2 nhận giá trị cũ của q1

Cần làm:

Gán d cho q1 (không chặn)
Gán q1 cho q2 (không chặn)

Tự làm thử

module shift_register (
  input clk,
  input reset,
  input d,
  output reg q1,
  output reg q2
);
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      q1 <= 0;
      q2 <= 0;
    end else begin
      // TODO: Thêm logic dịch bit
      // Bước 1: Gán d cho q1 (không chặn)
      // Bước 2: Gán q1 cho q2 (không chặn)
    end
  end
endmodule