Các cổng nguyên thủy tích hợp sẵn

Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 39 trên 90.

Verilog có các cổng logic nguyên thủy tích hợp sẵn, cho phép bạn mô tả mạch logic bằng các ký hiệu cổng thực tế. Cách này được gọi là mô hình hóa cấu trúc. Bạn tạo mạch bằng cách kết nối các cổng, giống như vẽ sơ đồ mạch.

Các từ khóa cổng nguyên thủy (gate primitives) được định nghĩa sẵn để mô phỏng các cổng logic cơ bản. Thay vì viết một biểu thức như assign out = a & b, bạn tạo một cổng:

and(out, a, b);   // Cổng AND có đầu ra out, đầu vào a và b

Cú pháp chung

gate_type (output, input1, input2, ...);

Đối số đầu tiên luôn là đầu ra
Các đối số tiếp theo là đầu vào (1 hoặc nhiều hơn, tùy thuộc vào cổng)

Các cổng logic có sẵn

Loại cổng	Từ khóa	Số đầu vào
AND	`and`	2 trở lên
OR	`or`	2 trở lên
NOT	`not`	1
NAND	`nand`	2 trở lên
NOR	`nor`	2 trở lên
XOR	`xor`	2 trở lên
XNOR	`xnor`	2 trở lên

Cách các cổng logic cơ bản hoạt động

Khi bạn viết and(out, a, b), Verilog tạo một cổng AND liên tục đưa kết quả của a & b ra out. Mỗi khi a hoặc b thay đổi, out cập nhật ngay lập tức, giống như một cổng logic thật.

Cổng nguyên thủy và phép gán liên tục

Cả hai phương pháp đều tạo ra phần cứng giống nhau:

// Cổng logic nguyên thủy
and(out, a, b);

// Phép gán liên tục (cùng kết quả)
assign out = a & b;

Các phần tử cổng hữu ích khi bạn muốn mô tả một mạch điện dưới dạng tập hợp các cổng (phong cách cấu trúc). Phép gán liên tục phù hợp hơn với phong cách hành vi (biểu thức).

Thử thách

Cần làm gì:

Thêm cổng logic phù hợp để mạch này hoạt động. Module cần xuất phép AND của các đầu vào a và b. Cổng đầu ra đã có tên c.

Tự làm thử

module gate_challenge (
  input a,
  input b,
  output c
);
  
  // TODO: Thêm cổng logic nguyên thủy phù hợp
  // Đầu ra c phải là kết quả của a AND b

endmodule