Ôn tập: testbench hoàn chỉnh

Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 78 trên 90.

Thử thách

Thử thách này kiểm tra tất cả những gì bạn đã học về testbench: tín hiệu kích thích, hiển thị, theo dõi, ghi tệp dump, ghi các biến dump và các tác vụ hệ thống. Bạn được cung cấp một module cổng XOR để kiểm tra.
Cần làm:

Tạo một testbench hoàn chỉnh để:

Khai báo các tín hiệu (reg cho đầu vào, wire cho đầu ra)
Khởi tạo cổng XOR với tên dut
Tạo một tệp dạng sóng có tên xor_waveform.vcd
Ghi lại tất cả tín hiệu trong testbench
In dòng tiêu đề: "Testing XOR Gate"
Dùng $monitor để theo dõi thời gian, x, y và z
Kiểm tra cả bốn tổ hợp đầu vào (00, 01, 10, 11), với độ trễ #10 giữa mỗi tổ hợp
In "Test complete" ở cuối
Kết thúc mô phỏng bằng $finish

Tự làm thử

module xor_gate (
  input x,
  input y,
  output z
);
  assign z = x ^ y;
endmodule

module testbench;
  // TODO: Khai báo reg cho x và y
  
  // TODO: Khai báo wire cho z
  

  // TODO: Tạo instance của xor_gate với tên dut
  // Kết nối .x(x), .y(y), .z(z)


  initial begin
    // TODO: Thêm $dumpfile "xor_waveform.vcd"
    
    // TODO: Thêm $dumpvars (0, testbench)
    
    // TODO: Thêm $display "Testing XOR Gate"
    
    // TODO: Thêm $monitor để theo dõi thời gian, x, y, z
    // Định dạng: "Time %0t: x=%b, y=%b, z=%b"
    
    // TODO: Thêm tín hiệu kích thích cho cả bốn tổ hợp
    // 00, 01, 10, 11 với độ trễ #10
    
    // TODO: Thêm $display "Test complete"
    
    // TODO: Thêm $finish
    
  end
endmodule