Logic máy trạng thái

Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 80 trên 90.

Thử thách

Trong bài học này, bạn sẽ thêm logic chuyển trạng thái vào bộ điều khiển đèn giao thông. Máy trạng thái xác định thời điểm chuyển từ trạng thái này sang trạng thái tiếp theo.

Logic máy trạng thái điều khiển khi nào và như thế nào đèn giao thông chuyển trạng thái.

Trình tự trạng thái

Xanh lá → Vàng → Đỏ → Xanh lá → …

Nhiệm vụ của bạn là thêm logic máy trạng thái vào module.

Ở bước này, một tín hiệu đầu vào mới, next, kích hoạt mỗi lần chuyển trạng thái; bộ đếm thời gian sẽ được thêm ở bước tiếp theo. Giữ lại mọi thứ bạn đã viết ở bước trước (thanh ghi state, khai báo counter chưa dùng và khối đầu ra always @(*)).

Cần làm:

Thêm cổng đầu vào 1 bit có tên next vào phần khai báo module, sau reset: input next,. Testbench tạo xung tín hiệu này để yêu cầu trạng thái tiếp theo
Thêm khối always @(posedge clk or posedge reset)
Khi reset, đặt state thành Đỏ (2)
Khi next bằng 1, chuyển sang trạng thái tiếp theo:
- Nếu trạng thái là Xanh lá (0): chuyển sang Vàng
- Nếu trạng thái là Vàng (1): chuyển sang Đỏ
- Nếu trạng thái là Đỏ (2): chuyển sang Xanh lá

Tự làm thử

module traffic_light (
  input clk,
  input reset,
  input next,           // Tín hiệu kích hoạt chuyển trạng thái
  output reg red,
  output reg yellow,
  output reg green
);

  reg [1:0] state;

  // Gán giá trị cho các đầu ra
  always @(*) begin
    case (state)
      0: begin green = 1; yellow = 0; red = 0; end
      1: begin green = 0; yellow = 1; red = 0; end
      2: begin green = 0; yellow = 0; red = 1; end
      default: begin green = 0; yellow = 0; red = 1; end
    endcase
  end

  // TODO: Thêm logic máy trạng thái (không có định thời)
  // always @(posedge clk or posedge reset) begin
  //   if (reset) begin
  //     state <= 2;
  //   end else if (next) begin
  //     case (state)
  //       0: state <= 1;
  //       1: state <= 2;
  //       2: state <= 0;
  //     endcase
  //   end
  // end

endmodule