Ôn tập: thử thách về toán tử
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 29 trên 90.
Thử thách
Hoàn thành code bằng cách viết biểu thức đúng cho từng nhiệm vụ. Thử thách này bao gồm tất cả các toán tử trong chương này.
Cần làm:
- Logic: Kiểm tra xem cả
value1vàvalue2có khác 0 hay không, rồi lưu vàologic_out - Phép reduction: Kiểm tra xem tất cả bit của
vectorcó bằng 1 không, rồi lưu vàoreduction_out - Dịch bit: Dịch
datasang trái 2 bit, rồi lưu vàoshift_out - Nối: Kết hợp
highvàlowthành một giá trị 8 bit, rồi lưu vàoconcat_out - Điều kiện: Lưu giá trị lớn hơn giữa `a` và `b` vào
cond_out
Tự làm thử
module operator_challenge;
reg [3:0] value1, value2;
reg logic_out;
reg [3:0] vector;
reg reduction_out;
reg [7:0] data;
reg [7:0] shift_out;
reg [3:0] high, low;
reg [7:0] concat_out;
reg [3:0] a, b;
reg [3:0] cond_out;
initial begin
// Logic
value1 = 4'd6;
value2 = 4'd0;
logic_out = ______; // Kiểm tra xem cả value1 và value2 có khác 0 không
// Phép rút gọn
vector = 4'b1111;
reduction_out = ______; // Check if all bits of vector are 1
// Shift
data = 8'b00001111;
shift_out = ______; // Dịch data sang trái 2 bit
// Phép nối
high = 4'b1010;
low = 4'b1100;
concat_out = ______; // Ghép high và low thành một giá trị 8 bit
// Điều kiện
a = 4'd7;
b = 4'd12;
cond_out = ______; // Lưu giá trị lớn hơn giữa `a` và `b`
$display("6 && 0 = %d", logic_out);
$display("&4'b1111 = %d", reduction_out);
$display("00001111 << 2 = %b", shift_out);
$display("{1010, 1100} = %b", concat_out);
$display("max(7, 12) = %d", cond_out);
$finish;
end
endmoduleTất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online