Danh sách độ nhạy
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 48 trên 90.
Danh sách độ nhạy cho khối lệnh always biết khi nào cần chạy. Danh sách này được viết trong dấu ngoặc đơn sau ký hiệu @.
Danh sách độ nhạy là tập hợp các tín hiệu hoặc sự kiện kích hoạt khối always. Khi bất kỳ tín hiệu nào trong danh sách thay đổi, khối lệnh sẽ chạy.
Cú pháp:
always @(sensitivity_list) begin
// Code chạy khi các tín hiệu trong danh sách thay đổi
endCác loại danh sách nhạy
| Loại | Cú pháp | Khi nào khối lệnh thực thi |
|---|---|---|
| Tất cả tín hiệu (tổ hợp) | always @(*) | Khi bất kỳ tín hiệu nào bên trong thay đổi |
| Các tín hiệu cụ thể | always @(a or b) | Khi a hoặc b thay đổi |
| Kích hoạt theo cạnh (tuần tự) | always @(posedge clk) | Khi có cạnh lên của xung nhịp |
| Nhiều cạnh | always @(posedge clk or posedge reset) | Khi có cạnh xung nhịp hoặc cạnh tín hiệu đặt lại |
Phương án 1: Tất cả tín hiệu (*)
Cách an toàn và phổ biến nhất cho logic tổ hợp.
always @(*) begin
out = a & b; // Chạy khi a hoặc b thay đổi
end* tự động bao gồm tất cả tín hiệu được đọc trong khối.
Tùy chọn 2: Tín hiệu cụ thể
always @(a or b) begin
out = a & b; // Chạy khi a hoặc b thay đổi
endNếu bạn quên một tín hiệu, đầu ra sẽ không cập nhật trong mô phỏng khi tín hiệu đó thay đổi, vì vậy mô phỏng không còn khớp với phần cứng đã tổng hợp.
Lựa chọn 3: Kích hoạt cạnh (posedge)
always @(posedge clk) begin
q <= d; // Chạy tại cạnh lên của xung nhịp
endDùng posedge cho cạnh lên, negedge cho cạnh xuống.
Lựa chọn 4: Nhiều cạnh
always @(posedge clk or posedge reset) begin
if (reset)
q <= 0;
else
q <= d;
endHoạt động ở cạnh xung clock hoặc cạnh reset.
Lỗi thường gặp
| Lỗi | Lý do sai |
|---|---|
always @(a or b or c) nhưng lại dùng d | Thiếu d → đầu ra bị cũ trong mô phỏng (không khớp giữa mô phỏng và tổng hợp) |
always @(posedge clk or reset) | Thiếu posedge cho reset |
always @(clk) | Nên dùng posedge clk cho các mạch lật |
Thử thách
Cần làm gì:
- Thêm danh sách độ nhạy (sensitivity list) phù hợp để flip-flop này hoạt động. Khối lệnh sẽ thực thi ở cạnh lên của
clk.
Tự làm thử
module flipflop (
input clk,
input d,
output reg q
);
always @(______) begin
q <= d;
end
endmoduleBài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.
Tất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online