Toán tử modulo
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 20 trên 90.
Một toán tử số học cơ bản khác là toán tử modulo (%). Toán tử này cho biết số dư sau phép chia.
Khi bạn chia một số cho một số khác, toán tử modulo cho bạn biết số còn dư là bao nhiêu.
| Biểu thức | Kết quả | Giải thích |
|---|---|---|
10 % 3 | 1 | 10 ÷ 3 = 3, dư 1 |
15 % 4 | 3 | 15 ÷ 4 = 3, dư 3 |
8 % 2 | 0 | 8 ÷ 2 = 4, dư 0 |
Ví dụ code
module modulo_demo;
reg [7:0] result;
initial begin
result = 10 % 3;
$display("10 %% 3 = %d", result); // 1
result = 15 % 4;
$display("15 %% 4 = %d", result); // 3
result = 8 % 2;
$display("8 %% 2 = %d", result); // 0
$finish;
end
endmoduleCác cách dùng phổ biến
Kiểm tra xem một số là chẵn hay lẻ:
if (number % 2 == 0)
$display("Even");
else
$display("Odd");Quay vòng bộ đếm (từ 0 đến 9, rồi quay lại 0):
count = (count + 1) % 10;Lấy chữ số cuối cùng của một số:
last_digit = value % 10; // 123 % 10 = 3Thử thách
Tính số dư của từng biểu thức.
Cần làm gì:
- Tính
17 % 5và lưu vàomod1 - Tính
22 % 7và lưu vàomod2 - Tính
14 % 4và lưu vàomod3
Tự làm thử
module modulo_challenge;
reg [7:0] mod1, mod2, mod3;
initial begin
mod1 = ______; // 17 % 5
mod2 = ______; // 22 % 7
mod3 = ______; // 14 % 4
$display("17 %% 5 = %d", mod1);
$display("22 %% 7 = %d", mod2);
$display("14 %% 4 = %d", mod3);
$finish;
end
endmoduleBài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.
Tất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online