Toán tử nối
Thuộc phần Kiến thức nền tảng trong hành trình Verilog của Coddy. Bài học 27 trên 90.
Toán tử nối { } kết hợp nhiều tín hiệu, hằng số hoặc biểu thức thành một vector lớn hơn. Bạn dùng toán tử này khi cần ghép các bit lại với nhau để tạo thành giá trị rộng hơn.
Giá trị nào dùng được với phép nối
Bạn có thể nối:
- Dây và thanh ghi: mọi tín hiệu
- Hằng số: các số như
4'b1010hoặc8'hFF
- Biểu thức: kết quả của các phép toán như
a + b - Phép lặp: lặp lại một giá trị nhiều lần
Tất cả giá trị được nối phải có độ rộng cố định và đã biết.
Cú pháp cơ bản: {value1, value2, value3, ...} Độ rộng của kết quả bằng tổng độ rộng của từng giá trị.
Ví dụ
Kết hợp hai giá trị 4 bit thành 8 bit:
reg [3:0] high, low;
reg [7:0] word;
word = {high, low}; // high chiếm 4 bit trên, low chiếm 4 bit dướiKết hợp với các hằng số:
data = {4'b1010, 4'b0000}; // 8'b10100000Kết hợp nhiều hơn hai:
full = {a, b, c, d}; // All widths add upLặp lại
Bạn có thể lặp lại một giá trị nhiều lần bằng cách dùng {n{value}}:
repeated = {4{4'b1010}}; // 16'b1010101010101010 (repeat 4 times)Điều này hữu ích khi mở rộng dấu:
signed_8bit = {{4{sign_bit}}, value_4bit};Ví dụ về code
module concatenation_demo;
reg [3:0] upper, lower;
reg [7:0] combined;
reg [11:0] repeated;
initial begin
upper = 4'b1010;
lower = 4'b1100;
combined = {upper, lower}; // 10101100
repeated = {3{4'b1010}}; // 101010101010
$display("{upper, lower} = %b", combined);
$display("{3{4'b1010}} = %b", repeated);
$finish;
end
endmoduleĐầu ra:
{upper, lower} = 10101100
{3{4'b1010}} = 101010101010Lưu ý quan trọng
- Thứ tự rất quan trọng:
{a, b}khác với{b, a} - Tất cả các phần phải có độ rộng cố định (không dùng số không có độ rộng)
- Có thể dùng phép nối ở cả vế trái và vế phải của phép gán
Thử thách
Viết các biểu thức nối đúng cho từng nhiệm vụ.
Cần làm:
- Nối
avàbthành kết quả 8 bit rồi lưu vàocombine1 - Nối
c,dvàethành kết quả 12 bit rồi lưu vàocombine2 - Nối
fvà hai bản sao củagthành kết quả 12 bit rồi lưu vàocombine3
Tự làm thử
module concatenation_challenge;
reg [3:0] a, b;
reg [3:0] c, d, e;
reg [3:0] f, g;
reg [7:0] combine1;
reg [11:0] combine2, combine3;
initial begin
a = 4'b1010;
b = 4'b0101;
c = 4'b1111;
d = 4'b0000;
e = 4'b1100;
f = 4'b1001;
g = 4'b0110;
combine1 = ______; // Combine a and b into an 8-bit result
combine2 = ______; // Combine c, d, and e into a 12-bit result
combine3 = ______; // Combine f and two copies of g into a 12-bit result
$display("{a, b} = %b", combine1);
$display("{c, d, e} = %b", combine2);
$display("{f, g, g} = %b", combine3);
$finish;
end
endmoduleBài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.
Tất cả bài học trong Kiến thức nền tảng
1Giới thiệu
Verilog là gìPhần cứng và phần mềmModule đầu tiênChú thíchCác mức trừu tượng hóa thiết kế4Toán tử phần 1
Toán tử số họcToán tử moduloToán tử so sánhÔn tập: phép tính đơn giảnToán tử thao tác bit7Gán và cổng logic
Gán liên tụcGán bằng toán tửCác cổng nguyên thủy tích hợp sẵnCổng AND, OR, NOTCổng XOR, XNORÔn tập: mạch cổng logic10Ra quyết định
Câu lệnh ifIf và elseÔn tập: Bộ so sánh đơn giảnCâu lệnh caseCasex và casezÔn tập: Thiết kế ALU5Các toán tử, phần 2
Toán tử logicToán tử rút gọnToán tử dịch bitToán tử nốiToán tử điều kiệnÔn tập: thử thách về toán tử11Vòng lặp
Vòng lặp forVòng lặp whileVòng lặp repeatVòng lặp vô hạnCâu lệnh vô hiệu hóaÔn tập: các mẫu vòng lặp3Hệ thống số
Biểu diễn nhị phânSố có kích thướcSố không có kích thướcSố âmCác giá trị đặc biệt X và ZÔn tập: định dạng số6Module
Cấu trúc moduleCổng đầu vào và đầu raCổng vào ra hai chiềuKhởi tạo moduleÁnh xạ cổng theo tênÁnh xạ cổng theo thứ tựÔn tập: xây dựng module9Khối thủ tục
Khối alwaysKhối initialDanh sách độ nhạyPhép gán chặnPhép gán không chặnÔn tập: always và initial12Dự án bộ ghép kênh
Thiết kế bộ ghép kênh 2 thành 1Thiết kế bộ ghép kênh 4 thành 115Bộ điều khiển đèn giao thông
Xác định các trạng tháiLogic máy trạng tháiTự luyện tập: Trình biên dịch Verilog online