Contatore a 4 bit

Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 84 di 90.

Sfida

Realizza un contatore a 4 bit che conta da 0 a 15 e poi riparte da 0.

Interfaccia del modulo

Porta	Direzione	Larghezza	Descrizione
`clk`	ingresso	1 bit	Segnale di clock
`reset`	ingresso	1 bit	Reimposta il contatore a 0
`count`	uscita	4 bit	Valore attuale del contatore

Tabella di verità

Ciclo di clock	count
Dopo il reset	0
1	1
2	2
...	...
15	15
16	0 (riparte da capo)

Il tuo compito è completare il modulo qui sotto.

Cosa fare:

Con reset, imposta count a 0
A ogni fronte di salita del clock, incrementa count di 1
Quando count raggiunge 15, l'incremento successivo deve ripartire da 0

Provalo tu

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: aggiungi un blocco always con posedge clk e posedge reset
  // Al reset: count <= 0
  // Altrimenti: count <= count + 1

endmodule

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