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Lista di sensibilità

Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 48 di 90.

L’elenco di sensibilità indica al blocco always quando eseguire. Si scrive tra parentesi dopo il simbolo @.

L'elenco di sensibilità è un insieme di segnali o eventi che attivano il blocco always. Quando cambia uno qualsiasi dei segnali nell'elenco, il blocco viene eseguito.

Sintassi:

always @(sensitivity_list) begin
  // Il codice viene eseguito quando cambiano i segnali nell'elenco
end

Tipi di lista di sensibilità

TipoSintassiQuando viene eseguito il blocco
Tutti i segnali (combinatori)always @(*)Quando cambia un qualsiasi segnale al suo interno
Segnali specificialways @(a or b)Quando cambia a o b
Attivazione sul fronte (sequenziale)always @(posedge clk)Sul fronte di salita del clock
Fronte multiploalways @(posedge clk or posedge reset)Sul fronte del clock o sul fronte del reset

Opzione 1: Tutti i segnali (*)

Il più sicuro e comune per la logica combinatoria.

always @(*) begin
  out = a & b;   // Viene eseguito quando a o b cambia
end

* include automaticamente tutti i segnali letti nel blocco.

Opzione 2: Segnali specifici

always @(a or b) begin
  out = a & b;   // Viene eseguito quando a o b cambia
end

Se dimentichi un segnale, l'output non si aggiorna nella simulazione quando quel segnale cambia, quindi la simulazione non corrisponde più all'hardware sintetizzato.

Opzione 3: Attivazione sul fronte (posedge)

always @(posedge clk) begin
  q <= d;        // Si attiva sul fronte di salita del clock
end

Usa posedge per il fronte di salita, negedge per il fronte di discesa.

Opzione 4: più fronti

always @(posedge clk or posedge reset) begin
  if (reset)
    q <= 0;
  else
    q <= d;
end

Si esegue sul fronte del clock o sul fronte del reset.

Errori comuni

ErrorePerché è sbagliato
always @(a or b or c) ma usa dManca d → l'output diventa obsoleto nella simulazione (incoerenza tra simulazione e sintesi)
always @(posedge clk or reset)Manca posedge per reset
always @(clk)Per i flip-flop, si dovrebbe usare posedge clk
challenge icon

Sfida

Cosa fare:

  1. Aggiungi la lista di sensibilità corretta per far funzionare questo flip-flop. Il blocco deve essere eseguito sul fronte di salita di clk.

Provalo tu

module flipflop (
  input clk,
  input d,
  output reg q
);
  
  always @(______) begin
    q <= d;
  end

endmodule
quiz iconMettiti alla prova

Questa lezione include un breve quiz. Inizia la lezione per rispondere e tenere traccia dei tuoi progressi.

Tutte le lezioni di Fondamenti

1Introduzione

Cos'è VerilogHardware e software a confrontoIl tuo primo moduloCommentiLivelli di astrazione della progettazione

4Operatori - Parte 1

Operatori aritmeticiOperatore moduloOperatori di confrontoRiepilogo - Matematica sempliceOperatori bitwise

7Assegnazioni e porte

Assegnazione continuaAssegnazioni con operatoriPrimitive di porte integratePorte AND, OR e NOTPorte XOR e XNORRiepilogo: circuito con porte logiche

10Decisioni

Istruzione ifIf-ElseRiepilogo - Comparatore sempliceIstruzione caseCasex e casezRiepilogo - Progettazione di una ALU

13Tempi e ritardi

Cosa sono i ritardiRitardi nei gateRitardi nelle assegnazioniDirettiva timescaleGenerazione del clockRiepilogo - Controllo dei tempi

16Sfide finali

Contatore a 4 bitProgettazione di un decoderRegistro a scorrimento

2Tipi di dati

Tipo wireTipo regInteri e realiVettoriArrayParametriRiepilogo - Dichiarare i segnali

5Operatori Parte 2

Operatori logiciOperatori di riduzioneOperatori di scorrimentoOperatore di concatenazioneOperatore condizionaleRiepilogo - Sfida sugli operatori

8Progetto del semisommatore

Scrivere il moduloProgettare la logicaLezione di progettoScrivere il testbenchLezione di progetto

11Cicli

Ciclo ForCiclo WhileCiclo RepeatCiclo ForeverIstruzione DisableRipasso - Schemi dei cicli

14Fondamenti del testbench

Cos'è un testbenchCreazione degli stimoliVisualizzazione e monitoraggioDumpfile e DumpvarsUso dei task di sistemaRiepilogo - testbench completo

17UART

Contatore di bitMacchina a statiLezione di progettoProgettazione del trasmettitoreLezione di progettoTestbenchLezione di progetto

3Sistema numerico

Rappresentazione binariaNumeri con dimensione specificataNumeri senza dimensione specificataNumeri negativiValori speciali X e ZRiepilogo - Formati numerici

6Moduli

Struttura di un moduloPorte di input e outputPorte InoutIstanziazione di un moduloMappatura delle porte per nomeMappatura delle porte per ordineRiepilogo - Costruire un modulo

9Blocchi procedurali

Blocco alwaysBlocco initialLista di sensibilitàAssegnazione bloccanteAssegnazione non bloccanteRiepilogo: always vs initial

12Progetto Multiplexer

Progettazione di un mux da 2 a 1Progettazione di un mux da 4 a 1Lezione di progettoUso dell'istruzione caseLezione di progetto

15Controllore del semaforo

Definire gli statiLogica della macchina a statiLezione di progettoTemporizzare le transizioniLezione di progettoScrivere il testbenchLezione di progettoVerificare l'uscitaLezione di progetto

Esercitati da solo: Compilatore Verilog online