Riepilogo - Dichiarare i segnali
Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 12 di 90.
Sfida
Aggiungi le dichiarazioni dei segnali mancanti in base a ciò che hai imparato in questo capitolo.
Cosa fare:
- Dichiara un wire a 8 bit chiamato
data - Dichiara un reg a 4 bit chiamato
counter - Dichiara un integer chiamato
i - Dichiara un parameter chiamato
MAXcon valore255
Provalo tu
module data_types;
// Dichiara un wire a 8 bit chiamato data
// Dichiara un reg a 4 bit chiamato counter
// Dichiara un intero chiamato i
// Dichiara un parametro chiamato MAX con valore 255
endmodule
Tutte le lezioni di Fondamenti
1Introduzione
Cos'è VerilogHardware e software a confrontoIl tuo primo moduloCommentiLivelli di astrazione della progettazione4Operatori - Parte 1
Operatori aritmeticiOperatore moduloOperatori di confrontoRiepilogo - Matematica sempliceOperatori bitwise7Assegnazioni e porte
Assegnazione continuaAssegnazioni con operatoriPrimitive di porte integratePorte AND, OR e NOTPorte XOR e XNORRiepilogo: circuito con porte logiche10Decisioni
Istruzione ifIf-ElseRiepilogo - Comparatore sempliceIstruzione caseCasex e casezRiepilogo - Progettazione di una ALU5Operatori Parte 2
Operatori logiciOperatori di riduzioneOperatori di scorrimentoOperatore di concatenazioneOperatore condizionaleRiepilogo - Sfida sugli operatori3Sistema numerico
Rappresentazione binariaNumeri con dimensione specificataNumeri senza dimensione specificataNumeri negativiValori speciali X e ZRiepilogo - Formati numerici6Moduli
Struttura di un moduloPorte di input e outputPorte InoutIstanziazione di un moduloMappatura delle porte per nomeMappatura delle porte per ordineRiepilogo - Costruire un modulo9Blocchi procedurali
Blocco alwaysBlocco initialLista di sensibilitàAssegnazione bloccanteAssegnazione non bloccanteRiepilogo: always vs initial12Progetto Multiplexer
Progettazione di un mux da 2 a 1Progettazione di un mux da 4 a 1
Uso dell'istruzione caseEsercitati da solo: Compilatore Verilog online