Primitive di porte integrate

Verilog ha primitive di porta integrate che ti permettono di descrivere circuiti logici usando simboli di porte effettivi. Questo si chiama modellazione strutturale. Costruisci circuiti collegando porte, proprio come quando disegni uno schema.

Le primitive di porte sono parole chiave predefinite che modellano le porte logiche di base. Invece di scrivere un'espressione come assign out = a & b, istanzi una porta:

and(out, a, b);   // Porta AND con uscita out e ingressi a e b

Sintassi generale

gate_type (output, input1, input2, ...);

• Il primo argomento è sempre l’output
• Gli argomenti successivi sono gli input (1 o più, a seconda della porta)

Primitive logiche disponibili

Come funzionano le primitive di porta

Quando scrivi and(out, a, b), Verilog crea una porta AND che pilota continuamente out con il risultato di a & b. Ogni volta che a o b cambia, out si aggiorna immediatamente, proprio come una porta reale.

Primitive di porta vs assegnazione continua

Entrambi i metodi producono lo stesso hardware:

// Primitiva di porta logica
and(out, a, b);

// Assegnazione continua (stesso risultato)
assign out = a & b;

Le primitive logiche sono utili quando vuoi descrivere un circuito come una raccolta di porte logiche (stile strutturale). L’assegnazione continua è più adatta allo stile comportamentale (espressioni).