Porte AND, OR e NOT

Questa lezione tratta le tre porte logiche più basilari: AND, OR e NOT. Queste porte costituiscono le fondamenta della progettazione della logica digitale.

Porta AND

La porta AND restituisce 1 solo quando tutti gli ingressi sono 1.

Tabella di verità (2 ingressi):

Primitiva di porta Verilog:

and(out, a, b);

Equivalente con assegnazione continua:

assign out = a & b;

Porta OR

La porta OR restituisce 1 quando almeno un ingresso è 1.

Tabella della verità (2 ingressi):

Primitiva di porta Verilog:

or(out, a, b);

Equivalente con assegnamento continuo:

assign out = a | b;

Porta NOT

La porta NOT restituisce l'opposto del suo unico input. È anche chiamata invertitore.

Tabella della verità:

Primitiva di porta Verilog:

not(out, a);

Equivalente con assegnazione continua:

assign out = ~a;

Ingressi multipli

Le porte AND e OR possono avere più di 2 ingressi:

and(out, a, b, c);     // AND a 3 ingressi (out = a & b & c)
or(out, x, y, z, w);   // OR a 4 ingressi

Le porte NOT hanno sempre esattamente 1 ingresso.

Esempio di codice

module and_or_not (
  input a, b,
  output and_out,
  output or_out,
  output not_out
);
  and(and_out, a, b);   // porta AND
  or(or_out, a, b);     // porta OR
  not(not_out, a);      // porta NOT (invertitore)
endmodule