Istruzione if

L'istruzione if è un blocco decisionale che esegue il codice solo quando una condizione è vera. L'istruzione if verifica una condizione.

Se la condizione è vera (1), viene eseguito il codice al suo interno. Se la condizione è falsa (0), il codice viene saltato.

Sintassi:

if (condition) begin
  // Il codice viene eseguito quando condition è true
end

Esempio semplice

if (reset) begin
  count = 0;
end

In questo esempio:

• begin e end vengono usati per indicare l'inizio e la fine del blocco di codice

• Se reset è 1 (vero), viene eseguito il codice tra begin e end → count diventa 0
• Se reset è 0 (falso), il codice al suo interno viene saltato → non succede nulla

begin e end funzionano come le parentesi graffe { } in altri linguaggi di programmazione. Raggruppano le istruzioni in modo che Verilog sappia quale codice appartiene alla condizione if. Anche se qui c’è una sola istruzione, usare begin e end è comunque una buona pratica per mantenere la coerenza.

Istruzione if in un blocco always

always @(posedge clk) begin
  if (reset)
    count <= 0;
end

Nota: per una singola istruzione, begin e end sono facoltativi. Ad esempio, nel blocco always qui sopra non è necessario begin/end dopo if, perché contiene una sola istruzione.

La condizione può essere qualsiasi espressione

if (a > b) begin
  max = a;
end

if (a && b) begin
  out = 1;
end

if (data == 8'hFF) begin
  match = 1;
end

Regole importanti