Commenti

Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 4 di 90.

I commenti sono annotazioni nel codice che il computer ignora. Aiutano a spiegare cosa fa il codice.

1. Commento su una sola riga

// Questo è un commento su una sola riga
assign c = a & b;  // I commenti possono comparire anche dopo il codice

Tutto ciò che viene dopo // viene ignorato dal computer.

2. Commento su più righe

/* Questo è un commento su più righe
   Può estendersi su diverse righe
   Utile per spiegazioni più lunghe */
assign c = a & b;

Tutto ciò che si trova tra /* e */ viene ignorato.

Sfida

In questa sfida, devi aggiungere commenti a un modulo esistente.

Cosa fare:

Aggiungi un commento su una singola riga in cima per spiegare cosa fa il modulo
// This is a module called 'test'
Aggiungi un commento su più righe alla fine del codice per spiegare cosa fa il contatore
/*
* It has a clock input, a reset input,
* and a 4-bit output called count.
* The initial block prints a message
* to show that comments are ignored.
*/

Provalo tu


module test(
  input clk,
  input reset,
  output reg [3:0] count
);

  initial $display("Comments are ignored by the computer");
  
endmodule

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Questa lezione include un breve quiz. Inizia la lezione per rispondere e tenere traccia dei tuoi progressi.

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