Riepilogo - Costruire un modulo

Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 36 di 90.

Sfida

Questa sfida combina tutto ciò che hai imparato in questo capitolo. Creerai un modulo da zero e lo istanzierai.

Cosa fare:

Parte 1: Crea un modulo chiamato flipflop con:

Ingresso a 1 bit chiamato clk
Ingresso a 1 bit chiamato d
Ingresso a 1 bit chiamato reset
Uscita a 1 bit chiamata q (usa reg, assegnato nel blocco always)

Il modulo dovrebbe funzionare come segue:

Quando reset è 1, q diventa 0
Altrimenti, a ogni fronte di clock, q diventa d

Parte 2: Istanzia il modulo flipflop nel modulo top usando il collegamento delle porte per nome

Collega le porte ai seguenti segnali:

Porta clk → segnale clock
Porta d → segnale data
Porta reset → segnale reset_signal
Porta q → segnale out

Provalo tu

// Parte 1: crea il modulo flipflop

  // TODO: aggiungi le porte

  // TODO: aggiungi un blocco always con posedge clk e posedge reset
  
  // Se reset è 1, q <= 0
  
  // Altrimenti q <= d


// Parte 2: modulo top con istanziazione
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: istanzia flipflop con il nome di istanza ff1
  
  // Usa la mappatura delle porte per nome: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule

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