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Generazione del clock

Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 71 di 90.

Un clock è un segnale che alterna continuamente tra 0 e 1 a intervalli regolari. I clock sono essenziali per la logica sequenziale, come i flip-flop e i contatori.

Perché generare un clock

Nei testbench, hai bisogno di un clock per testare i circuiti sequenziali. Il clock determina il comportamento dei flip-flop, dei registri e delle macchine a stati.

Metodi per generare un clock

MetodoDescrizione
always con ritardo #Metodo più comune
Ciclo foreverMetodo alternativo
Ciclo repeatPer un numero fisso di cicli

Metodo 1: Blocco always con ritardo

reg clk;

initial begin
  clk = 0;
end

always #5 clk = ~clk;
  • clk = 0 al tempo 0
  • Ogni 5 unità di tempo, clk cambia stato
  • Periodo = 10 unità di tempo
  • Frequenza = 1/10 = 0.1 per unità di tempo

Metodo 2: ciclo infinito

reg clk;

initial begin
  clk = 0;
  forever begin
    #5 clk = ~clk;
  end
end

Stesso risultato del metodo always.

Metodo 3: Ripetere per un numero fisso di cicli

reg clk;

initial begin
  clk = 0;
  repeat (10) begin
    #5 clk = ~clk;
  end
end

Genera esattamente 10 fronti di clock (5 cicli completi), poi si ferma.

challenge icon

Sfida

Aggiungi il codice mancante per generare un clock che cambia stato ogni 4 unità di tempo (periodo = 8 unità di tempo).

Cosa fare:

  1. Inizializza clk a 0 al tempo 0 usando un blocco initial
  2. Usa un blocco always con un ritardo per cambiare lo stato di clk ogni 4 unità di tempo

Provalo tu

module clock_challenge;
  reg clk;
  
  // TODO: Passaggio 1 - Aggiungi un blocco initial per impostare clk = 0
  
  
  // TODO: Passaggio 2 - Aggiungi un blocco always per commutare clk ogni 4 unità di tempo
  

  initial begin
    $monitor("Time %0t: clk = %b", $time, clk);
    #20;
    $display("Clock generated for 20 time units");
    $finish;
  end
endmodule
quiz iconMettiti alla prova

Questa lezione include un breve quiz. Inizia la lezione per rispondere e tenere traccia dei tuoi progressi.

Tutte le lezioni di Fondamenti

1Introduzione

Cos'è VerilogHardware e software a confrontoIl tuo primo moduloCommentiLivelli di astrazione della progettazione

4Operatori - Parte 1

Operatori aritmeticiOperatore moduloOperatori di confrontoRiepilogo - Matematica sempliceOperatori bitwise

7Assegnazioni e porte

Assegnazione continuaAssegnazioni con operatoriPrimitive di porte integratePorte AND, OR e NOTPorte XOR e XNORRiepilogo: circuito con porte logiche

10Decisioni

Istruzione ifIf-ElseRiepilogo - Comparatore sempliceIstruzione caseCasex e casezRiepilogo - Progettazione di una ALU

13Tempi e ritardi

Cosa sono i ritardiRitardi nei gateRitardi nelle assegnazioniDirettiva timescaleGenerazione del clockRiepilogo - Controllo dei tempi

16Sfide finali

Contatore a 4 bitProgettazione di un decoderRegistro a scorrimento

2Tipi di dati

Tipo wireTipo regInteri e realiVettoriArrayParametriRiepilogo - Dichiarare i segnali

5Operatori Parte 2

Operatori logiciOperatori di riduzioneOperatori di scorrimentoOperatore di concatenazioneOperatore condizionaleRiepilogo - Sfida sugli operatori

8Progetto del semisommatore

Scrivere il moduloProgettare la logicaLezione di progettoScrivere il testbenchLezione di progetto

11Cicli

Ciclo ForCiclo WhileCiclo RepeatCiclo ForeverIstruzione DisableRipasso - Schemi dei cicli

14Fondamenti del testbench

Cos'è un testbenchCreazione degli stimoliVisualizzazione e monitoraggioDumpfile e DumpvarsUso dei task di sistemaRiepilogo - testbench completo

17UART

Contatore di bitMacchina a statiLezione di progettoProgettazione del trasmettitoreLezione di progettoTestbenchLezione di progetto

3Sistema numerico

Rappresentazione binariaNumeri con dimensione specificataNumeri senza dimensione specificataNumeri negativiValori speciali X e ZRiepilogo - Formati numerici

6Moduli

Struttura di un moduloPorte di input e outputPorte InoutIstanziazione di un moduloMappatura delle porte per nomeMappatura delle porte per ordineRiepilogo - Costruire un modulo

9Blocchi procedurali

Blocco alwaysBlocco initialLista di sensibilitàAssegnazione bloccanteAssegnazione non bloccanteRiepilogo: always vs initial

12Progetto Multiplexer

Progettazione di un mux da 2 a 1Progettazione di un mux da 4 a 1Lezione di progettoUso dell'istruzione caseLezione di progetto

15Controllore del semaforo

Definire gli statiLogica della macchina a statiLezione di progettoTemporizzare le transizioniLezione di progettoScrivere il testbenchLezione di progettoVerificare l'uscitaLezione di progetto

Esercitati da solo: Compilatore Verilog online