Riepilogo: always vs initial
Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 51 di 90.
Sfida
Always vs Iniziale
Completa entrambi i blocchi per far funzionare correttamente questo contatore.
Cosa fare:
- Il blocco
initialdovrebbe inizializzarecounta 0 al tempo 0 - Il blocco
alwaysdovrebbe incrementarecountdi 1 a ogni fronte di salita del clock
Provalo tu
module counter;
reg clk;
reg [3:0] count;
// Generatore di clock (già fornito)
always #5 clk = ~clk;
// TODO: Aggiungi un blocco initial per impostare count = 0
// TODO: Aggiungi un blocco always per incrementare count sul posedge di clk
endmoduleTutte le lezioni di Fondamenti
1Introduzione
Cos'è VerilogHardware e software a confrontoIl tuo primo moduloCommentiLivelli di astrazione della progettazione4Operatori - Parte 1
Operatori aritmeticiOperatore moduloOperatori di confrontoRiepilogo - Matematica sempliceOperatori bitwise7Assegnazioni e porte
Assegnazione continuaAssegnazioni con operatoriPrimitive di porte integratePorte AND, OR e NOTPorte XOR e XNORRiepilogo: circuito con porte logiche10Decisioni
Istruzione ifIf-ElseRiepilogo - Comparatore sempliceIstruzione caseCasex e casezRiepilogo - Progettazione di una ALU5Operatori Parte 2
Operatori logiciOperatori di riduzioneOperatori di scorrimentoOperatore di concatenazioneOperatore condizionaleRiepilogo - Sfida sugli operatori3Sistema numerico
Rappresentazione binariaNumeri con dimensione specificataNumeri senza dimensione specificataNumeri negativiValori speciali X e ZRiepilogo - Formati numerici6Moduli
Struttura di un moduloPorte di input e outputPorte InoutIstanziazione di un moduloMappatura delle porte per nomeMappatura delle porte per ordineRiepilogo - Costruire un modulo9Blocchi procedurali
Blocco alwaysBlocco initialLista di sensibilitàAssegnazione bloccanteAssegnazione non bloccanteRiepilogo: always vs initial12Progetto Multiplexer
Progettazione di un mux da 2 a 1Progettazione di un mux da 4 a 1
Uso dell'istruzione caseEsercitati da solo: Compilatore Verilog online