Blocco initial

Verilog ha due blocchi procedurali: initial (viene eseguito una volta) e always (viene eseguito continuamente). Ora vediamo il blocco initial.

Che cos'è un blocco Initial?

Il blocco initial viene eseguito una sola volta all'inizio della simulazione (tempo 0). Quando termina, non viene eseguito di nuovo.

Si usa principalmente nei banchi di prova per:

• Impostare i valori iniziali
• Generare segnali di test
• Visualizzare messaggi
• Avviare la simulazione

Sintassi

initial begin
  // Le istruzioni vengono eseguite una sola volta, in sequenza
end

Esempio di base

initial begin
  $display("Simulation started");
  $display("This runs once");
  $finish;
end

Output:

Simulation started
This runs once

Usare il blocco initial per i segnali di test

initial begin
  a = 0;
  #10 a = 1;
  #10 a = 0;
  #10 $finish;
end

Questo modifica a agli istanti: 0, 10 e 20.

Iniziale vs sempre

Note importanti

• I blocchi initial non sono sintetizzabili. Non possono essere convertiti in hardware
• Usa initial solo nei testbench
• Se il testbench contiene un clock a esecuzione continua (ad es. always #5 clk = ~clk;), la simulazione continua all'infinito a meno che tu non chiami $finish; con un solo blocco initial, il simulatore si arresta da solo quando non rimangono eventi, ma aggiungere $finish è comunque una buona pratica