Verificare l'uscita

Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 83 di 90.

Sfida

In questa lezione aggiungerai i comandi per registrare le forme d’onda e verificherai che il controller del semaforo funzioni correttamente.

Finora il testbench era nascosto e aggiunto al tuo modulo. In questo passaggio il testbench fa parte del tuo file: mantieni il modulo traffic_light del passaggio precedente (temporizzazione del contatore, senza input next) e aggiungi sotto un modulo testbench. Se il tuo file non contiene ancora module testbench, copialo da qui:

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  always #1 clk = ~clk;
  initial begin
    // TODO: Add $dumpfile to create "traffic.vcd"
    // TODO: Add $dumpvars to dump all signals (0, testbench)
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    clk = 0;
    reset = 1;
    #2 reset = 0;
    #90;
    $finish;
  end
endmodule

Cosa fare:

Aggiorna il testbench per:

Aggiungere $dumpfile per creare un file delle forme d’onda chiamato traffic.vcd
Aggiungere $dumpvars per registrare tutti i segnali nel testbench
Eseguire la simulazione e controllare l’output

Il test confronta l’intero output del simulatore, quindi il testbench deve stampare esattamente ciò che stampa il testbench qui sopra e nient’altro: l’intestazione $display("Traffic Light Test"), una riga $monitor per ogni cambiamento delle luci, un clock che commuta a ogni unità di tempo, reset rilasciato al tempo 2 e $finish dopo #90. Non aggiungere altre righe $display (nessun "Test complete").

Output previsto (il simulatore aggiunge da solo una riga finale $finish called at 92):

VCD info: dumpfile traffic.vcd opened for output.
Traffic Light Test
Time 0: red=1, yellow=0, green=0
Time 3: red=0, yellow=0, green=1
Time 65: red=0, yellow=1, green=0
Time 87: red=1, yellow=0, green=0

Provalo tu

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // Stati: 0=Verde, 1=Giallo, 2=Rosso
  reg [1:0] state;
  reg [5:0] counter;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;      // Inizia con il rosso
      counter <= 0;
    end else begin
      if (counter == 0) begin
        // Cambia stato
        if (state == 0) begin  // Verde -> Giallo
          state <= 1;
          counter <= 10;       // Il giallo dura 10 secondi
        end else if (state == 1) begin  // Giallo -> Rosso
          state <= 2;
          counter <= 40;       // Il rosso dura 40 secondi
        end else begin  // Rosso -> Verde
          state <= 0;
          counter <= 30;       // Il verde dura 30 secondi
        end
      end else begin
        counter <= counter - 1;
      end
    end
  end
  
  // Logica delle uscite
  always @(*) begin
    red = (state == 2);
    yellow = (state == 1);
    green = (state == 0);
  end
  
endmodule

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  
  always #1 clk = ~clk;
  
  initial begin
    // TODO: Aggiungi $dumpfile per creare "traffic.vcd"
    
    // TODO: Aggiungi $dumpvars per registrare tutti i segnali (0, testbench)
    
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    
    clk = 0;
    reset = 1;
    #2 reset = 0;
    
    #90;
    $finish;
  end
endmodule

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