Progettare la logica
Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 44 di 90.
Sfida
Progettare la logica significa determinare quali equazioni servono al circuito in base alla tabella della verità.
Tabella della verità:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Passaggio 2: trova lo schema per sum
- sum = 1 quando a=0,b=1 oppure a=1,b=0
- sum = 1 quando a e b sono diversi
- Diversi = XOR →
sum = a ^ b
Passaggio 3: trova lo schema per carry
- carry = 1 solo quando a=1 e b=1
- Entrambi = AND →
carry = a & b
Passaggio 4: scrivi le equazioni
sum = a ^ b
carry = a & b
Cosa fare:
Il tuo compito è aggiungere le equazioni logiche mancanti all'interno del modulo.
1. Aggiungi un'istruzione assign per sum (a XOR b)
2. Aggiungi un'istruzione assign per carry (a AND b)
Provalo tu
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleTutte le lezioni di Fondamenti
1Introduzione
Cos'è VerilogHardware e software a confrontoIl tuo primo moduloCommentiLivelli di astrazione della progettazione4Operatori - Parte 1
Operatori aritmeticiOperatore moduloOperatori di confrontoRiepilogo - Matematica sempliceOperatori bitwise7Assegnazioni e porte
Assegnazione continuaAssegnazioni con operatoriPrimitive di porte integratePorte AND, OR e NOTPorte XOR e XNORRiepilogo: circuito con porte logiche10Decisioni
Istruzione ifIf-ElseRiepilogo - Comparatore sempliceIstruzione caseCasex e casezRiepilogo - Progettazione di una ALU5Operatori Parte 2
Operatori logiciOperatori di riduzioneOperatori di scorrimentoOperatore di concatenazioneOperatore condizionaleRiepilogo - Sfida sugli operatori3Sistema numerico
Rappresentazione binariaNumeri con dimensione specificataNumeri senza dimensione specificataNumeri negativiValori speciali X e ZRiepilogo - Formati numerici6Moduli
Struttura di un moduloPorte di input e outputPorte InoutIstanziazione di un moduloMappatura delle porte per nomeMappatura delle porte per ordineRiepilogo - Costruire un modulo9Blocchi procedurali
Blocco alwaysBlocco initialLista di sensibilitàAssegnazione bloccanteAssegnazione non bloccanteRiepilogo: always vs initial12Progetto Multiplexer
Progettazione di un mux da 2 a 1Progettazione di un mux da 4 a 1
Uso dell'istruzione caseEsercitati da solo: Compilatore Verilog online