Riepilogo - Comparatore semplice
Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 54 di 90.
Sfida
Un comparatore a 2 bit è un circuito che confronta due numeri binari a 2 bit e determina se uno è maggiore, minore o uguale all’altro.
Cosa fare:
Costruisci un comparatore a 2 bit usando istruzioni if-else.
Come funziona:
- Quando
a > b,greaterdovrebbe essere 1, mentrelessedequaldovrebbero essere 0 - Quando
a < b,lessdovrebbe essere 1, mentregreateredequaldovrebbero essere 0 - Quando
a == b,equaldovrebbe essere 1, mentregreaterelessdovrebbero essere 0
Provalo tu
module comparator (
input [1:0] a,
input [1:0] b,
output reg greater,
output reg less,
output reg equal
);
always @(*) begin
// TODO: Aggiungi istruzioni if-else per confrontare a e b
// Imposta greater = 1 se a > b
// Imposta less = 1 se a < b
// Imposta equal = 1 se a == b
end
endmoduleTutte le lezioni di Fondamenti
1Introduzione
Cos'è VerilogHardware e software a confrontoIl tuo primo moduloCommentiLivelli di astrazione della progettazione4Operatori - Parte 1
Operatori aritmeticiOperatore moduloOperatori di confrontoRiepilogo - Matematica sempliceOperatori bitwise7Assegnazioni e porte
Assegnazione continuaAssegnazioni con operatoriPrimitive di porte integratePorte AND, OR e NOTPorte XOR e XNORRiepilogo: circuito con porte logiche10Decisioni
Istruzione ifIf-ElseRiepilogo - Comparatore sempliceIstruzione caseCasex e casezRiepilogo - Progettazione di una ALU5Operatori Parte 2
Operatori logiciOperatori di riduzioneOperatori di scorrimentoOperatore di concatenazioneOperatore condizionaleRiepilogo - Sfida sugli operatori3Sistema numerico
Rappresentazione binariaNumeri con dimensione specificataNumeri senza dimensione specificataNumeri negativiValori speciali X e ZRiepilogo - Formati numerici6Moduli
Struttura di un moduloPorte di input e outputPorte InoutIstanziazione di un moduloMappatura delle porte per nomeMappatura delle porte per ordineRiepilogo - Costruire un modulo9Blocchi procedurali
Blocco alwaysBlocco initialLista di sensibilitàAssegnazione bloccanteAssegnazione non bloccanteRiepilogo: always vs initial12Progetto Multiplexer
Progettazione di un mux da 2 a 1Progettazione di un mux da 4 a 1Esercitati da solo: Compilatore Verilog online