Ciclo For

I cicli in Verilog ti permettono di eseguire un blocco di codice più volte. Sono particolarmente utili nei testbench per generare pattern di test ripetitivi, inizializzare la memoria e scorrere gli array. A differenza delle descrizioni hardware che vengono eseguite in parallelo, i cicli vengono eseguiti in sequenza, il che li rende ideali per la simulazione e i test.

Il ciclo più comunemente usato è il ciclo <strong>for</strong>for, che si ripete un numero specifico di volte. Un ciclo for esegue ripetutamente un blocco di codice, con una variabile di ciclo che cambia a ogni iterazione. Controlli esattamente quante volte viene eseguito.

Sintassi:

for (initialization; condition; increment) begin
  // Codice da ripetere
end

Esempio semplice

integer i;

for (i = 0; i < 5; i = i + 1) begin
  $display("i = %d", i);
end

Output:

i = 0
i = 1
i = 2
i = 3
i = 4

Il ciclo viene eseguito 5 volte (i = 0, 1, 2, 3, 4).

Ciclo for nei banchi di prova

I cicli for sono comunemente usati per testare tutte le combinazioni di input:

integer test_value;

for (test_value = 0; test_value < 16; test_value = test_value + 1) begin
  $display("test_value = %d", test_value);
end

Questo testa tutti i 16 valori possibili di un segnale a 4 bit.

Ciclo for con array

reg [7:0] memory [0:9];
integer i;

initial begin
  for (i = 0; i < 10; i = i + 1) begin
    memory[i] = i * 8;
  end
end

Inizializza 10 posizioni di memoria.

Regole importanti