Tipo reg

Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 7 di 90.

Reg è il secondo tipo di dati principale in Verilog. A differenza di wire, un reg memorizza un valore. È una variabile che mantiene il suo valore finché qualcosa non lo cambia.

reg può memorizzare valori
reg viene usato nei blocchi always
reg NON significa "register" nell'hardware. Significa solo «memorizzazione»

Dichiarare un reg

reg x;           // reg a singolo bit
reg y, z;        // Più registri su una sola riga

Come funziona reg

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x diventa 0
    $display("x = %d", x);  // Stampa: x = 0
    
    x = 1;           // x diventa 1
    $display("x = %d", x);  // Stampa: x = 1
  end
endmodule

Sfida

Cosa fare:

Aggiungi un reg chiamato count

Provalo tu

module counter(
  input clk,
  input reset,
  output out   // wire per impostazione predefinita (rimuovi reg)
);
  
  // Dichiara reg count qui

  
endmodule

Mettiti alla prova

Questa lezione include un breve quiz. Inizia la lezione per rispondere e tenere traccia dei tuoi progressi.

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