Operatore modulo
Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 20 di 90.
Un altro operatore aritmetico di base è l'operatore modulo (%). Restituisce il resto dopo la divisione.
Quando dividi un numero per un altro, l'operatore modulo ti dice quanto resta.
| Espressione | Risultato | Spiegazione |
|---|---|---|
10 % 3 | 1 | 10 ÷ 3 = 3 con resto 1 |
15 % 4 | 3 | 15 ÷ 4 = 3 con resto 3 |
8 % 2 | 0 | 8 ÷ 2 = 4 con resto 0 |
Esempio di codice
module modulo_demo;
reg [7:0] result;
initial begin
result = 10 % 3;
$display("10 %% 3 = %d", result); // 1
result = 15 % 4;
$display("15 %% 4 = %d", result); // 3
result = 8 % 2;
$display("8 %% 2 = %d", result); // 0
$finish;
end
endmoduleUsi comuni
Verifica se un numero è pari o dispari:
if (number % 2 == 0)
$display("Even");
else
$display("Odd");Ricomincia da 0 dopo aver contato da 0 a 9:
count = (count + 1) % 10;Ottieni l’ultima cifra di un numero:
last_digit = value % 10; // 123 % 10 = 3Sfida
Calcola i resti di ciascuna espressione.
Cosa fare:
- Calcola
17 % 5e salva il risultato inmod1 - Calcola
22 % 7e salva il risultato inmod2 - Calcola
14 % 4e salva il risultato inmod3
Provalo tu
module modulo_challenge;
reg [7:0] mod1, mod2, mod3;
initial begin
mod1 = ______; // 17 % 5
mod2 = ______; // 22 % 7
mod3 = ______; // 14 % 4
$display("17 %% 5 = %d", mod1);
$display("22 %% 7 = %d", mod2);
$display("14 %% 4 = %d", mod3);
$finish;
end
endmoduleQuesta lezione include un breve quiz. Inizia la lezione per rispondere e tenere traccia dei tuoi progressi.
Tutte le lezioni di Fondamenti
1Introduzione
Cos'è VerilogHardware e software a confrontoIl tuo primo moduloCommentiLivelli di astrazione della progettazione4Operatori - Parte 1
Operatori aritmeticiOperatore moduloOperatori di confrontoRiepilogo - Matematica sempliceOperatori bitwise7Assegnazioni e porte
Assegnazione continuaAssegnazioni con operatoriPrimitive di porte integratePorte AND, OR e NOTPorte XOR e XNORRiepilogo: circuito con porte logiche10Decisioni
Istruzione ifIf-ElseRiepilogo - Comparatore sempliceIstruzione caseCasex e casezRiepilogo - Progettazione di una ALU5Operatori Parte 2
Operatori logiciOperatori di riduzioneOperatori di scorrimentoOperatore di concatenazioneOperatore condizionaleRiepilogo - Sfida sugli operatori3Sistema numerico
Rappresentazione binariaNumeri con dimensione specificataNumeri senza dimensione specificataNumeri negativiValori speciali X e ZRiepilogo - Formati numerici6Moduli
Struttura di un moduloPorte di input e outputPorte InoutIstanziazione di un moduloMappatura delle porte per nomeMappatura delle porte per ordineRiepilogo - Costruire un modulo9Blocchi procedurali
Blocco alwaysBlocco initialLista di sensibilitàAssegnazione bloccanteAssegnazione non bloccanteRiepilogo: always vs initial12Progetto Multiplexer
Progettazione di un mux da 2 a 1Progettazione di un mux da 4 a 1Esercitati da solo: Compilatore Verilog online