Riepilogo - Formati numerici
Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 18 di 90.
Sfida
Completa il codice scrivendo i valori corretti nei formati specificati.
Cosa fare:
- Imposta
asul valore binario a 8 bit del numero decimale 170 (10101010) - Imposta
bsul valore decimale a 8 bit di 255 - Imposta
csul valore esadecimale a 16 bit di FF - Imposta
dsu un valore a 4 bit in cui il bit 2 è X (gli altri sono 1) - Imposta
esu tutti i bit Z (4 bit)
Provalo tu
module number_formats;
wire [7:0] a, b;
wire [15:0] c;
wire [3:0] d, e;
assign a = ______; // binario de 8 bits para 170
assign b = ______; // decimal de 8 bits para 255
assign c = ______; // hexadecimal de 16 bits para FF
assign d = ______; // 4 bits: el bit 2 es X y los demás son 1
assign e = ______; // 4 bits: todos los bits son Z
initial begin
$display("a = %b", a);
$display("b = %b", b);
$display("c = %h", c);
$display("d = %b", d);
$display("e = %b", e);
$finish;
end
endmoduleTutte le lezioni di Fondamenti
1Introduzione
Cos'è VerilogHardware e software a confrontoIl tuo primo moduloCommentiLivelli di astrazione della progettazione4Operatori - Parte 1
Operatori aritmeticiOperatore moduloOperatori di confrontoRiepilogo - Matematica sempliceOperatori bitwise7Assegnazioni e porte
Assegnazione continuaAssegnazioni con operatoriPrimitive di porte integratePorte AND, OR e NOTPorte XOR e XNORRiepilogo: circuito con porte logiche10Decisioni
Istruzione ifIf-ElseRiepilogo - Comparatore sempliceIstruzione caseCasex e casezRiepilogo - Progettazione di una ALU5Operatori Parte 2
Operatori logiciOperatori di riduzioneOperatori di scorrimentoOperatore di concatenazioneOperatore condizionaleRiepilogo - Sfida sugli operatori3Sistema numerico
Rappresentazione binariaNumeri con dimensione specificataNumeri senza dimensione specificataNumeri negativiValori speciali X e ZRiepilogo - Formati numerici6Moduli
Struttura di un moduloPorte di input e outputPorte InoutIstanziazione di un moduloMappatura delle porte per nomeMappatura delle porte per ordineRiepilogo - Costruire un modulo9Blocchi procedurali
Blocco alwaysBlocco initialLista di sensibilitàAssegnazione bloccanteAssegnazione non bloccanteRiepilogo: always vs initial12Progetto Multiplexer
Progettazione di un mux da 2 a 1Progettazione di un mux da 4 a 1Esercitati da solo: Compilatore Verilog online