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Scrivere il testbench

Fa parte della sezione Fondamenti del percorso Verilog di Coddy. Lezione 45 di 90.

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Sfida

Ora dobbiamo verificare che il semisommatore funzioni correttamente. Aggiungi il codice di test all'interno del blocco initial.

Importante: prima di aggiungere il test, devi modificare le porte del modulo affinché il test possa funzionare correttamente.

Cosa fare:

Passaggio 1: modifica le dichiarazioni delle porte

  • Modifica input a, b in reg a, b (usa il punto e virgola)
  • Modifica output sum, carry in wire sum, carry (usa il punto e virgola)
  • Rimuovi completamente le porte del modulo (il modulo non deve avere ( ))

Passaggio 2: aggiungi il codice di test

  1. Aggiungi un blocco initial begin
  2. All'interno del blocco, aggiungi:
$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);
  1. Aggiungi $finish; per terminare il test
  2. Aggiungi end per chiudere il blocco initial

Provalo tu

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Tutte le lezioni di Fondamenti

1Introduzione

Cos'è VerilogHardware e software a confrontoIl tuo primo moduloCommentiLivelli di astrazione della progettazione

4Operatori - Parte 1

Operatori aritmeticiOperatore moduloOperatori di confrontoRiepilogo - Matematica sempliceOperatori bitwise

7Assegnazioni e porte

Assegnazione continuaAssegnazioni con operatoriPrimitive di porte integratePorte AND, OR e NOTPorte XOR e XNORRiepilogo: circuito con porte logiche

10Decisioni

Istruzione ifIf-ElseRiepilogo - Comparatore sempliceIstruzione caseCasex e casezRiepilogo - Progettazione di una ALU

13Tempi e ritardi

Cosa sono i ritardiRitardi nei gateRitardi nelle assegnazioniDirettiva timescaleGenerazione del clockRiepilogo - Controllo dei tempi

16Sfide finali

Contatore a 4 bitProgettazione di un decoderRegistro a scorrimento

2Tipi di dati

Tipo wireTipo regInteri e realiVettoriArrayParametriRiepilogo - Dichiarare i segnali

5Operatori Parte 2

Operatori logiciOperatori di riduzioneOperatori di scorrimentoOperatore di concatenazioneOperatore condizionaleRiepilogo - Sfida sugli operatori

8Progetto del semisommatore

Scrivere il moduloProgettare la logicaLezione di progettoScrivere il testbenchLezione di progetto

11Cicli

Ciclo ForCiclo WhileCiclo RepeatCiclo ForeverIstruzione DisableRipasso - Schemi dei cicli

14Fondamenti del testbench

Cos'è un testbenchCreazione degli stimoliVisualizzazione e monitoraggioDumpfile e DumpvarsUso dei task di sistemaRiepilogo - testbench completo

17UART

Contatore di bitMacchina a statiLezione di progettoProgettazione del trasmettitoreLezione di progettoTestbenchLezione di progetto

3Sistema numerico

Rappresentazione binariaNumeri con dimensione specificataNumeri senza dimensione specificataNumeri negativiValori speciali X e ZRiepilogo - Formati numerici

6Moduli

Struttura di un moduloPorte di input e outputPorte InoutIstanziazione di un moduloMappatura delle porte per nomeMappatura delle porte per ordineRiepilogo - Costruire un modulo

9Blocchi procedurali

Blocco alwaysBlocco initialLista di sensibilitàAssegnazione bloccanteAssegnazione non bloccanteRiepilogo: always vs initial

12Progetto Multiplexer

Progettazione di un mux da 2 a 1Progettazione di un mux da 4 a 1Lezione di progettoUso dell'istruzione caseLezione di progetto

15Controllore del semaforo

Definire gli statiLogica della macchina a statiLezione di progettoTemporizzare le transizioniLezione di progettoScrivere il testbenchLezione di progettoVerificare l'uscitaLezione di progetto

Esercitati da solo: Compilatore Verilog online