Tipo wire

In Verilog, dobbiamo dichiarare il tipo di segnale che stiamo usando. Il tipo più comune è wire.

Un wire rappresenta una connessione fisica tra componenti. È come un vero filo in un circuito.

• I fili non possono memorizzare valori: si limitano a farli passare
• I fili si usano con le istruzioni assign
• I fili si usano per collegare i moduli tra loro

Dichiarare un wire

wire a;           // Filo a un solo bit
wire b, c;        // Più fili su una sola riga

Come funzionano i fili

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x segue sempre y
endmodule

x è collegato a y. Ogni volta che y cambia, x cambia istantaneamente.

I fili sono comunemente usati per collegare ingressi e uscite:

module and_gate(
  input a,      // 'a' è un wire per impostazione predefinita
  input b,      // 'b' è un wire per impostazione predefinita
  output c      // 'c' è un wire per impostazione predefinita
);
  assign c = a & b;  // c è pilotato da questa assegnazione
endmodule

In questo esempio, a, b e c sono tutti fili.

I fili sono il «collante» che collega tra loro le diverse parti del tuo circuito!