AND OR NOT Gates

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 40 von 90.

Diese Lektion behandelt die drei grundlegendsten Logikgatter: AND, OR und NOT. Diese Gatter bilden die Grundlage des Entwurfs digitaler Logik.

AND-Gatter

Das AND-Gatter gibt nur dann 1 aus, wenn alle Eingaben 1 sind.

Wahrheitstabelle (2 Eingaben):

a	b	out
0	0	0
0	1	0
1	0	0
1	1	1

Verilog-Gatterprimitive:

and(out, a, b);

Äquivalentzuweisung:

assign out = a & b;

OR-Gatter

Das OR-Gatter gibt 1 aus, wenn mindestens ein Eingang 1 ist.

Wahrheitstabelle (2 Eingänge):

a	b	out
0	0	0
0	1	1
1	0	1
1	1	1

Verilog-Gatterprimitive:

or(out, a, b);

Äquivalent zu einer kontinuierlichen Zuweisung:

assign out = a | b;

NOT-Gatter

Das NOT-Gatter gibt das Gegenteil seines einzigen Eingangs aus. Es wird auch als inverter bezeichnet.

Wahrheitstabelle:

a	out
0	1
1	0

Verilog-Gatterprimitive:

not(out, a);

Äquivalent einer kontinuierlichen Zuweisung:

assign out = ~a;

Mehrere Eingänge

AND- und OR-Gatter können mehr als 2 Eingänge haben:

and(out, a, b, c);     // 3-Eingangs-AND (out = a & b & c)
or(out, x, y, z, w);   // 4-Eingangs-OR

NOT-Gatter haben immer genau 1 Eingang.

Codebeispiel

module and_or_not (
  input a, b,
  output and_out,
  output or_out,
  output not_out
);
  and(and_out, a, b);   // UND-Gatter
  or(or_out, a, b);     // ODER-Gatter
  not(not_out, a);      // NICHT-Gatter (Inverter)
endmodule

Aufgabe

Füge die fehlenden Gatter-Grundelemente entsprechend den Aufgaben hinzu.

Was zu tun ist:

Erstelle ein AND-Gatter mit dem Ausgang and_result und den Eingängen p und q
Erstelle ein OR-Gatter mit dem Ausgang or_result und den Eingängen p und q
Erstelle ein NOT-Gatter mit dem Ausgang not_result und dem Eingang p

Probier es selbst

module gates_challenge (
  input p,
  input q,
  output and_result,
  output or_result,
  output not_result
);
  
  // TODO: AND-Gatter hinzufügen (and_result = p & q)
  
  // TODO: OR-Gatter hinzufügen (or_result = p | q)
  
  // TODO: NOT-Gatter hinzufügen (not_result = ~p)

endmodule