Recap - ALU Design

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 57 von 90.

Aufgabe

Eine ALU (Arithmetisch-logische Einheit) ist eine digitale Schaltung, die zwei Eingaben entgegennimmt, eine Operation mit ihnen durchführt und eine Ausgabe erzeugt. Sie führt arithmetische und logische Operationen an zwei Eingaben basierend auf einem select-Signal durch. Das select-Signal wählt eine auszuführende Operation aus.

So funktioniert sie

select	Operation	Ausgabe
`2'b00`	Addition	`a + b`
`2'b01`	Subtraktion	`a - b`
`2'b10`	Bitweises AND	`a & b`
`2'b11`	Bitweises OR	`a \| b`

Erstelle eine einfache ALU mit einer `case`-Anweisung.

Aufgabe:

Erstelle ein Modul namens alu
Füge Eingaben hinzu: a (4-Bit), b (4-Bit), select (2-Bit)
Füge eine Ausgabe hinzu: result (4-Bit, Typ reg)
Füge einen always @(*)-Block hinzu
Füge darin eine case (select)-Anweisung hinzu
Füge vier Fälle für 2'b00, 2'b01, 2'b10, 2'b11 hinzu
Füge einen default-Fall hinzu, um result = 0 zu setzen
Schließe mit endcase und endmodule ab

Probier es selbst

// TODO: Erstelle module alu 

  // TODO: Füge inputs (a, b, select) hinzu
  
  // TODO: Füge output (result) hinzu

  // TODO: Füge always @(*) block hinzu
  
  // TODO: Füge case (select) hinzu
  
  // TODO: Füge case 2'b00: result = a + b; hinzu
  
  // TODO: Füge case 2'b01: result = a - b; hinzu
  
  // TODO: Füge case 2'b10: result = a & b; hinzu
  
  // TODO: Füge case 2'b11: result = a | b; hinzu
  
  // TODO: Füge default: result = 0; hinzu
  
  // TODO: Füge endcase hinzu

// TODO: Füge endmodule hinzu