Assign With Operators

Sobald Sie die kontinuierliche Zuweisung verstehen, können Sie diese mit Operatoren kombinieren, um nützliche Logik zu erstellen. Die assign-Anweisung kann jeden Operator verwenden, um einen Wire anzusteuern.

Grundlegende Syntax

assign wire_name = expression;

Der Ausdruck kann Folgendes enthalten:

• Arithmetische Operatoren (+, -, *, /)
• Bitweise Operatoren (&, |, ^, ~)
• Logische Operatoren (&&, ||, !)

• Vergleichsoperatoren (>, <, ==, !=)
• Shift-Operatoren (<<, >>)
• Ternärer Operator / Bedingungsoperator (? :)

Beispiele mit verschiedenen Operatoren

Bitweises AND:

assign out = a & b;

Addition:

assign sum = a + b;

Vergleich:

assign is_greater = (a > b);

Bedingt (Multiplexer):

assign out = sel ? a : b;

Shift:

assign shifted = data << 2;

Concatenation:

assign bus = {high_byte, low_byte};

Code-Beispiel

module assign_operators (
  input [3:0] a, b,
  input sel,
  output [3:0] and_out,
  output [4:0] sum_out,
  output is_equal,
  output mux_out
);
  
  assign and_out = a & b;           // Bitweises AND
  assign sum_out = a + b;           // Addition
  assign is_equal = (a == b);       // Vergleich
  assign mux_out = sel ? a : b;     // Bedingt (Multiplexer)
  
endmodule

Mehrere Operatoren in einer Zuweisung

Sie können Operatoren in einem einzigen Ausdruck kombinieren:

assign result = (a & b) | (c ^ d);
assign final = (a + b) > (c - d);
assign parity = ^data;   // Reduktions-XOR (ungerade Anzahl von 1en)

Operator Precedence

Verilog folgt den Standard-Operatorrangfolgen. Verwenden Sie Klammern ( ), um Ihre Absicht deutlich (Clear) zu machen:

// Unklar
assign out = a & b | c;

// Klar
assign out = (a & b) | c;