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Was ist Verilog

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 1 von 90.

Verilog ist eine Hardwarebeschreibungssprache (HDL), die verwendet wird, um digitale elektronische Schaltungen zu modellieren, zu entwerfen und zu simulieren — von einfachen Logikgattern bis hin zu komplexen Prozessoren.

Im Gegensatz zu Software-Sprachen, die sequenziell auf einer CPU ausgeführt werden, beschreibt Verilog Hardware, die parallel arbeitet. Es ist der Industriestandard für FPGA- und ASIC-Design und wird in Werkzeugen wie ModelSim, Vivado und Quartus verwendet.

In diesem Kurs lernen Sie Verilog von Grund auf — angefangen bei der einfachen Simulationsausgabe über den Aufbau von Kombinations- und Sequenzschaltungen bis hin zum Entwurf realer Module wie Zählern, Schieberegistern und UART-Schnittstellen.

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Aufgabe

Einfach

Willkommen zu Ihrem ersten Verilog-Programm! Der Code ist bereits für Sie geschrieben.

Was zu tun ist:

  1. Schauen Sie sich den Code an — er verwendet $display, um Text auszugeben, ähnlich wie printf in C
  2. Klicken Sie auf Code ausführen, um ihn zu kompilieren und zu simulieren
  3. Sie sollten Hello World! in der Ausgabe sehen

Hinweis: Jedes Verilog-Programm läuft innerhalb eines module. Der initial-Block wird einmal zu Beginn der Simulation ausgeführt, und $finish beendet sie.

Probier es selbst

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

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