Was ist Verilog

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 1 von 90.

Verilog ist eine Hardwarebeschreibungssprache (HDL), die zum Modellieren, Entwerfen und Simulieren digitaler elektronischer Schaltungen verwendet wird – von einfachen Logikgattern bis hin zu komplexen Prozessoren.

Im Gegensatz zu Programmiersprachen, die sequenziell auf einer CPU ausgeführt werden, beschreibt Verilog Hardware, die parallel arbeitet. Es ist der Industriestandard für FPGA- und ASIC-Design und wird in Tools wie ModelSim, Vivado und Quartus verwendet.

In diesem Kurs lernst du Verilog von Grund auf, beginnend mit grundlegenden Simulationsausgaben, dann dem Aufbau kombinatorischer und sequentieller Schaltungen und schließlich dem Entwurf echter Module wie Zählern, Schieberegistern und UART-Schnittstellen.

Aufgabe

Einfach

Willkommen bei deinem ersten Verilog-Programm! Der Code ist bereits für dich geschrieben.

Was zu tun ist:

Sieh dir den Code an. Er verwendet $display, um Text auszugeben, ähnlich wie printf in C
Klicke auf Code ausführen, um ihn zu kompilieren und zu simulieren
In der Ausgabe solltest du Hello World! sehen

Hinweis: Jedes Verilog-Programm läuft innerhalb eines module. Der initial-Block wird zu Beginn der Simulation einmal ausgeführt, und $finish beendet sie.

Probier es selbst

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

Alle Lektionen in Grundlagen

1Einführung

Was ist VerilogHardware vs. Software Ihr erstes Modul Kommentare Abstraktionsebenen des Designs

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

Übe selbstständig: Online-Verilog-Compiler