Modul-Instanziierung

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 33 von 90.

Die Modulinstanziierung (Module Instantiation) ist der Prozess des Erzeugens einer Kopie eines Moduls innerhalb eines anderen Moduls. So bauen Sie größere Designs auf, indem Sie kleinere Komponenten miteinander verbinden.

Sobald Sie ein Modul definiert haben, können Sie es innerhalb eines anderen Moduls verwenden. Dies wird als Instanziierung bezeichnet. Jede Instanziierung erzeugt eine separate Instanz dieses Moduls. Stellen Sie sich das wie die Verwendung eines Bauplans vor, um mehrere Kopien derselben Komponente zu bauen.

Grundlegende Syntax

module_name instance_name (connections);

Teil	Bedeutung
`module_name`	Name des zu instanziierenden Moduls
`instance_name`	Eindeutiger Name für diese Kopie
`connections`	Signale, die mit den Anschlüssen (Ports) des Moduls verbunden sind

Einfaches Beispiel

Schritt 1: Definieren eines Moduls

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Schritt 2: Instanziieren Sie es in einem anderen Modul

module top (
  input x,
  input y,
  output z
);
  and_gate gate1 (x, y, z);
endmodule

Hier ist, was in diesem Code passiert:

and_gate — der Name des Moduls, das wir verwenden möchten (muss irgendwo existieren)
gate1 — ein eindeutiger Name, den wir dieser spezifischen Instanz geben
(x, y, z) — die Signale, die wir mit den Ports des Moduls verbinden (in derselben Reihenfolge, wie sie in der Moduldefinition erscheinen)

Das erste Signal x verbindet sich mit dem ersten Port a. Das zweite Signal y verbindet sich mit dem zweiten Port b. Das dritte Signal z verbindet sich mit dem dritten Port c.

Sie müssen Signale an das Modul übergeben. Die Klammern dürfen nicht leer sein. Die Anzahl der Signale muss mit der Anzahl der Ports übereinstimmen.

Mehrere Instanzen

Sie können mehrere Kopien desselben Moduls erstellen:

module top;
  wire out1, out2;
  wire sig1, sig2, sig3, sig4;
  
  and_gate gate1 (sig1, sig2, out1);
  and_gate gate2 (sig3, sig4, out2);
endmodule

Jede Instanz hat ihren eigenen Namen (gate1, gate2) und ihre eigenen Verbindungen. Sie arbeiten unabhängig voneinander.

Was bei der Instanziierung passiert

Eine Kopie der Hardware wird erstellt
Jede Instanz hat ihren eigenen Satz von Signalen
Instanzen laufen parallel (gleichzeitig)

Die Signale, die Sie übergeben, bestimmen, wie Instanzen mit dem Rest Ihres Designs verbunden werden

Regeln für die Instanziierung

Regel	Warum
`instance_name` muss eindeutig sein	Um zwischen Kopien zu unterscheiden
`module_name` muss existieren	Muss an anderer Stelle definiert sein
Anzahl der `connections` muss mit der Anzahl der Ports übereinstimmen	Andernfalls weiß Verilog nicht, was womit verbunden ist
`order` der Verbindungen muss mit der Port-Reihenfolge übereinstimmen	Das erste `signal` verbindet sich mit dem ersten `port`, usw.

Aufgabe

Vervollständige den Code, indem du das Modul or_gate instanziierst.

Was zu tun ist:

Instanziiere or_gate mit dem Instanznamen or1
Übergib die Signale in der richtigen Reihenfolge: input_a, input_b, output_y

Probier es selbst

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

module top (
  input input_a,
  input input_b,
  output output_y
);
  
  // TODO: Instanziere or_gate mit dem Namen or1
  // Übergebe Signale in der Reihenfolge: input_a, input_b, output_y
  // Verwende nicht die .port(signal)-Syntax
  

endmodule