4 Bit Counter

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 84 von 90.

Aufgabe

Erstelle einen 4-Bit-Zähler, der von 0 bis 15 zählt und anschließend wieder bei 0 beginnt.

Modulschnittstelle

Anschluss	Richtung	Breite	Beschreibung
`clk`	input	1 Bit	Taktsignal
`reset`	input	1 Bit	count auf 0 zurücksetzen
`count`	output	4 Bits	Aktueller Zählerwert

Wahrheitstabelle

Taktzyklus	count
Nach reset	0
1	1
2	2
...	...
15	15
16	0 (beginnt wieder bei 0)

Deine Aufgabe besteht darin, das folgende Modul zu vervollständigen.

Aufgabe:

Bei reset count auf 0 setzen
Bei jeder steigenden Taktflanke count um 1 erhöhen
Wenn count 15 erreicht, soll die nächste Erhöhung wieder auf 0 zurückspringen

Probier es selbst

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: always-Block mit posedge clk und posedge reset hinzufügen
  // Bei Reset: count <= 0
  // Andernfalls: count <= count + 1

endmodule

Alle Lektionen in Grundlagen

1Einführung

Was ist Verilog Hardware vs. Software Ihr erstes Modul Kommentare Abstraktionsebenen des Designs

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit CounterDecoder Design Shift Register

Übe selbstständig: Online-Verilog-Compiler