Schreiben der Testbench
Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 82 von 90.
Aufgabe
In dieser Lektion werden Sie eine Testbench erstellen, um zu überprüfen, ob die Ampelsteuerung korrekt funktioniert.
Was zu tun ist:
Erstellen Sie eine Testbench, die:
- Signale deklariert (
regfür clk und reset,wirefür red, yellow, green) - Das Modul
traffic_lightmit dem Namenuutinstanziiert - Einen Takt generiert, der alle 1 Zeiteinheit umschaltet
- Den Reset für 2 Zeiteinheiten aktiviert und dann wieder freigibt
- Die Simulation für 100 Zeiteinheiten ausführt
Probier es selbst
module traffic_light (
input clk,
input reset,
output reg red,
output reg yellow,
output reg green
);
reg [1:0] state;
reg [5:0] counter;
// Zuweisung der Ausgänge
always @(*) begin
case (state)
0: begin green = 1; yellow = 0; red = 0; end
1: begin green = 0; yellow = 1; red = 0; end
2: begin green = 0; yellow = 0; red = 1; end
default: begin green = 0; yellow = 0; red = 1; end
endcase
end
// Zustandsautomat mit Zeitsteuerung
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= 2;
counter <= 0;
end else begin
if (counter == 0) begin
case (state)
0: begin
state <= 1;
counter <= 10;
end
1: begin
state <= 2;
counter <= 40;
end
2: begin
state <= 0;
counter <= 30;
end
endcase
end else begin
counter <= counter - 1;
end
end
end
endmodule
module testbench;
// TODO: Deklariere reg für clk und reset
// TODO: Deklariere wire für red, yellow, green
// TODO: Instanziiere traffic_light Modul mit dem Namen uut
// Verbinde clk, reset, red, yellow, green
// TODO: Erzeuge Takt (umschalten jede Zeiteinheit)
initial begin
$display("Traffic Light Test");
// TODO: Initialisiere clk auf 0
// TODO: Reset anwenden (reset=1 für 2 Zeiteinheiten, dann reset=0)
// TODO: Simulation für 100 Zeiteinheiten ausführen
$display("Test complete");
$finish;
end
endmoduleAlle Lektionen in Grundlagen
1Einführung
Was ist VerilogHardware vs. SoftwareAbstraktionsebenen im DesignDein erstes ModulKommentare4Operatoren Teil 1
Arithmetische OperatorenModulo-OperatorVergleichsoperatorenWiederholung – Einfache MathematikBitweise Operatoren7Zuweisung und Gatter
Kontinuierliche ZuweisungZuweisung mit OperatorenIntegrierte Gatter-PrimitiveAND OR NOT GatterXOR XNOR GatterZusammenfassung - Logikgatterschaltung10Entscheidungsfindung
If-AnweisungIf - ElseWiederholung - Einfacher KomparatorCase-AnweisungCasex und CasezWiederholung - ALU-Design5Operatoren Teil 2
Logische OperatorenReduktionsoperatorenShift-OperatorenVerkettungsoperatorBedingter OperatorZusammenfassung – Operator-Challenge11Schleifen
For-SchleifeWhile-SchleifeRepeat-SchleifeEndlosschleifeDisable-AnweisungRückblick – Schleifenmuster3Zahlensystem
Binäre DarstellungZahlen mit GrößenangabeZahlen ohne GrößenangabeNegative ZahlenSpezialwerte X und ZZusammenfassung – Zahlenformate6Module
ModulstrukturEingangs- und Ausgangs-PortsInout-PortsModul-InstanziierungPort-Mapping nach NamePort-Mapping nach ReihenfolgeZusammenfassung – Ein Modul erstellen9Prozedurale Blöcke
Always-BlockInitial-BlockSensitivitätslisteBlockierende ZuweisungNicht-blockierende ZuweisungZusammenfassung – Always vs. Initial15Ampelsteuerung
Zustände definierenZustandsautomaten-Logik