Writing The Module

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 43 von 90.

Aufgabe

Ein Halbaddierer ist eine Schaltung, die two single bits addiert und dir Folgendes mitteilt:

sum: das Ergebnis (0 oder 1)
carry: ob ein Überlauf vorliegt (1, wenn beide inputs 1 sind)

Beispiel

a	b	sum	carry
0	0	0	kein Überlauf
0	1	1	kein Überlauf
1	0	1	kein Überlauf
1	1	0	Überlauf (carry = 1)

Wenn du 1 + 1 im Binärsystem addierst, ist das Ergebnis 0 mit einem carry von 1 (genau wie 5 + 5 = 0 mit einem carry von 1 im Dezimalsystem).

Bevor wir die Logik hinzufügen, müssen wir den module container erstellen: die leere Hülle, die unsere Halbaddierer-Schaltung aufnehmen wird.

Für einen Halbaddierer sind dies die Aufgaben:

Ein module namens half_adder erstellen
two inputs hinzufügen: a und b
two outputs hinzufügen: sum und carry

Probier es selbst

  // Aufgabe 1: Erstelle ein Modul namens half_adder

  // Aufgabe 2: Füge zwei Eingänge hinzu: a und b
  
  // Aufgabe 3: Füge zwei Ausgänge hinzu: sum und carry

  // Die Logik wird später hinzugefügt

Alle Lektionen in Grundlagen

1Einführung

Was ist Verilog Hardware vs. Software Ihr erstes Modul Kommentare Abstraktionsebenen des Designs

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The ModuleDesigning The Logic

Writing The Testbench

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

Übe selbstständig: Online-Verilog-Compiler