Port-Mapping nach Reihenfolge

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 35 von 90.

In der vorangegangenen Lektion haben Sie etwas über Port-Mapping nach Name gelernt, wobei Sie jede Verbindung explizit mit .port(signal) kennzeichnen. Jetzt werden wir die alternative Methode behandeln: Port-Mapping nach Reihenfolge.

Es verbindet Signale mit den Ports eines Moduls basierend auf der Reihenfolge, in der sie in der Moduldefinition erscheinen. Sie listen die Signale einfach in Klammern auf, und Verilog ordnet sie nacheinander zu.

Syntax:

module_name instance_name (signal1, signal2, signal3);

Das erste Signal verbindet sich mit dem ersten Port, das zweite mit dem zweiten Port und so weiter.

Beispiel

Moduldefinition:

module or_gate (
  input in1,      // Erster Port
  input in2,      // Zweiter Port
  output result   // Dritter Port
);
  assign result = in1 | in2;
endmodule

Instanziierung mit Port-Mapping nach Reihenfolge:

or_gate or1 (input_a, input_b, output_y);

Dies verbindet:

Erstes Signal input_a → erster Port in1
Zweites Signal input_b → zweiter Port in2
Drittes Signal output_y → dritter Port result

Reihenfolge ist wichtig

Bei der Port-Zuweisung nach Reihenfolge ist die Sequenz entscheidend:

// Richtige Reihenfolge
or_gate or1 (input_a, input_b, output_y);

// Falsche Reihenfolge - Signale sind mit den falschen Ports verbunden!
or_gate or1 (input_b, input_a, output_y);
or_gate or1 (output_y, input_a, input_b);

Wenn Sie die Reihenfolge vertauschen, gehen Verbindungen an die falschen Ports. Dies kann schwer zu debuggen sein, da der Code auf den ersten Blick korrekt aussieht.

Port-Mapping nach Name vs. nach Reihenfolge

Merkmal	Nach Name	Nach Reihenfolge
Syntax	`.port(signal)`	`signal1, signal2`
Reihenfolge wichtig?	Nein	Ja
Selbstdokumentierend?	Ja	Nein
Fehlerrisiko	Niedrig	Hoch
Empfohlen für	Die meisten Designs	Nur einfache Fälle

Wann man Port-Mapping nach Reihenfolge verwendet

Port-Mapping nach Reihenfolge ist akzeptabel, wenn:

Das Modul nur sehr wenige Ports hat (2-3)
Die Port-Reihenfolge offensichtlich ist und sich wahrscheinlich nicht ändern wird
Sie schnelle Testbenches schreiben

Für die meisten Designs wird Port-Mapping nach Namen bevorzugt, da es übersichtlicher und weniger fehleranfällig ist.

Aufgabe

Vervollständigen Sie die Instanziierung, indem Sie die Signale in der richtigen Reihenfolge unter Verwendung der Port-Zuweisung nach Reihenfolge auflisten.

Was zu tun ist:

Modul-Ports (in dieser Reihenfolge):

input en (Enable)
input [7:0] d (Dateneingang)
output [7:0] q (Datenausgang)

Zu verbindende Signale:

enable_signal → verbinden mit en
data_input → verbinden mit d
data_output → verbinden mit q

Spickzettel

Port-Mapping nach Reihenfolge verbindet Signale basierend auf ihrer Position, die der Reihenfolge der Port-Definition des Moduls entspricht:

module_name instance_name (signal1, signal2, signal3);

Beispiel mit einem or_gate-Modul (Ports: in1, in2, result):

or_gate or1 (input_a, input_b, output_y);

Die Reihenfolge ist entscheidend — das Vertauschen von Signalen führt zu falschen Verbindungen, die schwer zu debuggen sind.

Merkmal	Nach Name	Nach Reihenfolge
Syntax	`.port(signal)`	`signal1, signal2`
Reihenfolge wichtig?	Nein	Ja
Fehlerrisiko	Niedrig	Hoch
Empfohlen für	Die meisten Designs	Nur einfache/wenige Ports

Probier es selbst

module register (
  input en,
  input [7:0] d,
  output [7:0] q
);
  assign q = en ? d : q;
endmodule

module top (
  input enable_signal,
  input [7:0] data_input,
  output [7:0] data_output
);
  
  // TODO: Instanziiere das Register mit dem Namen reg1 unter Verwendung von ORDER-Mapping
  // Signale in der richtigen Reihenfolge auflisten: enable_signal, data_input, data_output
  // Verwende nicht die .port(signal) Syntax

endmodule