Timing der Übergänge
Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 81 von 90.
Aufgabe
In dieser Lektion fügen Sie die Counter-Logik hinzu, die steuert, wie lange jede Ampelphase aktiv bleibt. Der Zähler zählt von einem vorgegebenen Wert herunter auf Null und löst dann den nächsten Zustandswechsel aus.
Zeitvorgaben
| Zustand | Dauer | Zählerwert |
|---|---|---|
| Green | 30 Sekunden | 30 |
| Yellow | 10 Sekunden | 10 |
| Red | 40 Sekunden | 40 |
Funktionsweise des Zählers
- Wenn ein Zustand beginnt, wird der Zähler mit dem Wert der Dauer geladen
- Bei jedem Taktimpuls verringert sich der Zähler um 1
- Wenn der Zähler 0 erreicht, ist es Zeit, in den nächsten Zustand zu wechseln
Ihre Aufgabe ist es, die fehlende Counter-Logik zur Zustandsmaschine hinzuzufügen.
Was zu tun ist:
- Fügen Sie eine Deklaration für
reg [5:0] counterhinzu - Setzen Sie bei einem Reset
counterauf 0 - Wenn
counter == 0gilt:- Laden Sie die Dauer des nächsten Zustands in den Zähler
- Wechseln Sie in den nächsten Zustand
- Verringern Sie andernfalls den Zähler bei jedem Takt um 1
Probier es selbst
module traffic_light (
input clk,
input reset,
output reg red,
output reg yellow,
output reg green
);
reg [1:0] state;
// TODO: Counter-Register deklarieren (6 Bits)
// Ausgabezuweisungen
always @(*) begin
case (state)
0: begin green = 1; yellow = 0; red = 0; end
1: begin green = 0; yellow = 1; red = 0; end
2: begin green = 0; yellow = 0; red = 1; end
default: begin green = 0; yellow = 0; red = 1; end
endcase
end
// Zustandsmaschine mit Timing
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= 2; // Starte bei Rot
// TODO: Counter auf 0 setzen
end else begin
if (counter == 0) begin
case (state)
0: begin
state <= 1;
// TODO: Counter für Gelb laden (10 Sekunden)
end
1: begin
state <= 2;
// TODO: Counter für Rot laden (40 Sekunden)
end
2: begin
state <= 0;
// TODO: Counter für Grün laden (30 Sekunden)
end
endcase
end else begin
// TODO: Counter um 1 dekrementieren
end
end
end
endmoduleAlle Lektionen in Grundlagen
1Einführung
Was ist VerilogHardware vs. SoftwareAbstraktionsebenen im DesignDein erstes ModulKommentare4Operatoren Teil 1
Arithmetische OperatorenModulo-OperatorVergleichsoperatorenWiederholung – Einfache MathematikBitweise Operatoren7Zuweisung und Gatter
Kontinuierliche ZuweisungZuweisung mit OperatorenIntegrierte Gatter-PrimitiveAND OR NOT GatterXOR XNOR GatterZusammenfassung - Logikgatterschaltung10Entscheidungsfindung
If-AnweisungIf - ElseWiederholung - Einfacher KomparatorCase-AnweisungCasex und CasezWiederholung - ALU-Design5Operatoren Teil 2
Logische OperatorenReduktionsoperatorenShift-OperatorenVerkettungsoperatorBedingter OperatorZusammenfassung – Operator-Challenge11Schleifen
For-SchleifeWhile-SchleifeRepeat-SchleifeEndlosschleifeDisable-AnweisungRückblick – Schleifenmuster3Zahlensystem
Binäre DarstellungZahlen mit GrößenangabeZahlen ohne GrößenangabeNegative ZahlenSpezialwerte X und ZZusammenfassung – Zahlenformate6Module
ModulstrukturEingangs- und Ausgangs-PortsInout-PortsModul-InstanziierungPort-Mapping nach NamePort-Mapping nach ReihenfolgeZusammenfassung – Ein Modul erstellen9Prozedurale Blöcke
Always-BlockInitial-BlockSensitivitätslisteBlockierende ZuweisungNicht-blockierende ZuweisungZusammenfassung – Always vs. Initial15Ampelsteuerung
Zustände definierenZustandsautomaten-Logik