Module Structure

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 30 von 90.

Ein Modul ist der grundlegende Baustein in Verilog. Jedes Design wird aus Modulen aufgebaut, die miteinander verbunden werden, um größere Systeme zu bilden.

Ein module ist eine Hardwarekomponente mit:

Einem Namen
Input (eingehende signals)
Output (ausgehende signals)
Interne logic (was das module tut)

Stell dir ein Modul als einen Chip mit Pins und interner Schaltung vor.

Grundlegende Module-Struktur

Jedes module folgt dieser Struktur:

module module_name (
  input  signals,
  output signals
);
  
  // Interne Deklarationen (wires, regs, etc.)
  // Logik (assign statements, always blocks, etc.)
  
endmodule

Teile eines Moduls

Teil	Zweck
`module`-Schlüsselwort	Startet die Moduldefinition
`module_name`	Name des Moduls
`( )`	Liste der input- und output-Ports
`input` / `output`	Gibt die Port-Richtung an
Modulkörper	Internal logic und Verbindungen
`endmodule`	Beendet die Moduldefinition

Einfaches Modulbeispiel

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Dieses Modul:

Ist and_gate genannt
Hat zwei Eingänge (a, b)
Hat einen Ausgang (c)
Enthält eine assign-Anweisung, die die Logik definiert

Regeln für die Modulstruktur

Ein Modul pro Datei ist gängige Praxis
Der Modulname sollte seine Funktion beschreiben
Ports werden nach dem Namen in Klammern aufgeführt

Eingänge sind immer input (können nicht beschrieben werden)
Ausgänge sind output (können reg oder wire sein)
<strong>endmodule</strong> muss das Modul schließen

Aufgabe

Fülle die fehlenden Teile aus, um dieses Modul zu vervollständigen.

Was zu tun ist:

Füge den Modulnamen my_and hinzu
Füge input für x hinzu
Füge input für y hinzu
Füge output für z hinzu
Füge die interne Logik mit assign hinzu

Probier es selbst

module ______ (   // Modulnamen hinzufügen
  input x,       // Eingang hinzufügen
  input y,       // Eingang hinzufügen
  output z       // Ausgang hinzufügen
);
  // Hier assign-Anweisung hinzufügen (z = x & y)
  
endmodule