Reg-Typ

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 7 von 90.

Reg ist der zweite Hauptdatentyp in Verilog. Im Gegensatz zu wire speichert ein reg einen Wert. Es ist eine Variable, die ihren Wert behält, bis etwas ihn ändert.

reg kann Werte speichern
reg wird in always-Blöcken verwendet
reg bedeutet NICHT „Register“ in Hardware — es bedeutet lediglich „Speicher“

Deklarieren eines reg

reg x;           // Ein-Bit-reg
reg y, z;        // Mehrere regs in einer Zeile

Wie reg funktioniert

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x wird 0
    $display("x = %d", x);  // Gibt aus: x = 0
    
    x = 1;           // x wird 1
    $display("x = %d", x);  // Gibt aus: x = 1
  end
endmodule

Aufgabe

Was zu tun ist:

Füge ein reg namens count hinzu

Spickzettel

reg speichert einen Wert und behält ihn bei, bis er geändert wird. Wird innerhalb von always- oder initial-Blöcken verwendet.

reg x;       // Ein-Bit-Register
reg y, z;    // Mehrere Register

initial begin
  x = 0;  // Wert zuweisen
  x = 1;  // Wert aktualisieren
end

Probier es selbst

module counter(
  input clk,
  input reset,
  output out   // standardmäßig wire (reg entfernen)
);
  
  // Deklariere reg count hier

  
endmodule

Teste dich selbst

Diese Lektion enthält ein kurzes Quiz. Starte die Lektion, um es zu beantworten und deinen Fortschritt zu speichern.

Alle Lektionen in Grundlagen

1Einführung

Was ist Verilog Hardware vs. Software Abstraktionsebenen im Design Dein erstes Modul Kommentare

4Operatoren Teil 1

Arithmetische Operatoren Modulo-Operator Vergleichsoperatoren Wiederholung – Einfache Mathematik Bitweise Operatoren

7Zuweisung und Gatter

Kontinuierliche Zuweisung Zuweisung mit Operatoren Integrierte Gatter-Primitive AND OR NOT Gatter XOR XNOR Gatter Zusammenfassung - Logikgatterschaltung

10Entscheidungsfindung

If-Anweisung If - Else Wiederholung - Einfacher Komparator Case-Anweisung Casex und Casez Wiederholung - ALU-Design

13Timing und Verzögerungen

Was sind Verzögerungen Gatter-Verzögerungen Zuweisungsverzögerungen Timescale-Direktive Takterzeugung Zusammenfassung – Timing-Steuerung

16Finale Herausforderungen

4-Bit-Zähler Decoder-Design Schieberegister