Reg Type

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 7 von 90.

Reg ist der zweite grundlegende Datentyp in Verilog. Anders als wire speichert ein reg einen Wert. Es ist eine Variable, die ihren Wert behält, bis etwas ihn ändert.

reg kann Werte speichern
reg wird in always-Blöcken verwendet
reg bedeutet in der Hardware NICHT „Register“. Es bedeutet einfach „Speicher“

Deklarieren eines reg

reg x;           // Einzelbit-reg
reg y, z;        // Mehrere regs in einer Zeile

Funktionsweise von reg

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x wird 0
    $display("x = %d", x);  // Gibt aus: x = 0
    
    x = 1;           // x wird 1
    $display("x = %d", x);  // Gibt aus: x = 1
  end
endmodule

Aufgabe

Was zu tun ist:

Füge ein reg namens count hinzu

Probier es selbst

module counter(
  input clk,
  input reset,
  output out   // wire standardmäßig (reg entfernen)
);
  
  // Deklariere reg count hier

  
endmodule

Teste dich selbst

Diese Lektion enthält ein kurzes Quiz. Starte die Lektion, um es zu beantworten und deinen Fortschritt zu speichern.

Alle Lektionen in Grundlagen

1Einführung

Was ist Verilog Hardware vs. Software Ihr erstes Modul Kommentare Abstraktionsebenen des Designs

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

Übe selbstständig: Online-Verilog-Compiler