Writing The Testbench

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 45 von 90.

Aufgabe

Jetzt müssen wir testen, ob der half adder korrekt funktioniert. Füge den test-Code innerhalb des initial-Blocks hinzu.

Wichtig: Bevor du den test hinzufügst, musst du die module-Ports ändern, damit der test ordnungsgemäß funktionieren kann.

Was zu tun ist:

Schritt 1: Portdeklarationen ändern

Ändere input a, b zu reg a, b (verwende das Semikolon)
Ändere output sum, carry zu wire sum, carry (verwende das Semikolon)
Entferne die module-Ports vollständig (das module sollte kein ( ) haben)

Schritt 2: Den test-Code hinzufügen

Füge einen initial begin-Block hinzu
Füge innerhalb des Blocks Folgendes hinzu:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Füge $finish; hinzu, um den test zu beenden
Füge end hinzu, um den initial-Block zu schließen

Probier es selbst

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

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