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Recap - Loop Patterns

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 63 von 90.

Aufgabe

Vervollständige die fehlenden Teile in jeder Schleife, um die erwartete Ausgabe zu erzeugen.

Was zu tun ist:

Verwende eine for-Schleife, um die Zahlen 0 bis 3 auszugeben
Verwende eine while-Schleife, um die Zahlen 0 bis 2 auszugeben
Verwende eine repeat-Schleife, um "Hello" 3-mal auszugeben

Probier es selbst

module loop_patterns;
  integer i;
  
  initial begin
    $display("For Loop:");
    // TODO: for-Schleife hinzufügen (i=0 bis 3)
    
    
    $display("While Loop:");
    i = 0;
    // TODO: while-Schleife hinzufügen (i=0 bis 2)
    
    
    $display("Repeat Loop:");
    // TODO: repeat-Schleife hinzufügen ("Hello" 3 Mal ausgeben)
    
    
    $finish;
  end
endmodule

Alle Lektionen in Grundlagen

1Einführung

Was ist Verilog Hardware vs. Software Ihr erstes Modul Kommentare Abstraktionsebenen des Designs

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Projekt-Lektion

Writing The Testbench

Projekt-Lektion

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable StatementRecap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Projekt-Lektion

Transmitter Design

Projekt-Lektion

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Übe selbstständig: Online-Verilog-Compiler