Schieberegister

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 86 von 90.

Aufgabe

Ein Schieberegister verschiebt Daten bei jeder Taktflanke von links nach rechts. Jedes Bit bewegt sich zur nächsten Position.

Funktionsweise eines 4-Bit-Schieberegisters

Initial: q0=0, q1=0, q2=0, q3=0
Each clock: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2
Shifting in d = 1, 0, 1, 0:
Clock 1 (d=1): q0=1, q1=0, q2=0, q3=0
Clock 2 (d=0): q0=0, q1=1, q2=0, q3=0
Clock 3 (d=1): q0=1, q1=0, q2=1, q3=0
Clock 4 (d=0): q0=0, q1=1, q2=0, q3=1

Nach 4 Taktzyklen erreicht das erste Eingangsbit q3.

Modulschnittstelle

Port	Richtung	Breite	Beschreibung
`clk`	Eingang	1 Bit	Taktsignal
`reset`	Eingang	1 Bit	Alle Ausgänge auf 0 zurücksetzen
`d`	Eingang	1 Bit	Dateneingang
`q0`	Ausgang	1 Bit	Ausgang des ersten Flip-Flops
`q1`	Ausgang	1 Bit	Ausgang des zweiten Flip-Flops
`q2`	Ausgang	1 Bit	Ausgang des dritten Flip-Flops
`q3`	Ausgang	1 Bit	Ausgang des vierten Flip-Flops

Deine Aufgabe ist es, das folgende Modul zu vervollständigen.

Aufgabe:

Setze bei reset alle Ausgänge auf 0
Verschiebe bei jeder steigenden Taktflanke die Daten von links nach rechts:
1. q0 erhält d
2. q1 erhält den alten Wert von q0
3. q2 erhält den alten Wert von q1
4. q3 erhält den alten Wert von q2

Probier es selbst

module shift_register (
  input clk,
  input reset,
  input d,
  output reg q0,
  output reg q1,
  output reg q2,
  output reg q3
);
  
  // TODO: Add always @(posedge clk or posedge reset)
  // Bei Reset: q0<=0, q1<=0, q2<=0, q3<=0
  // Sonst: Daten schieben: q0 <= d, q1 <= q0, q2 <= q1, q3 <= q2

endmodule