Schieberegister

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 86 von 90.

Aufgabe

Ein shift register (Schieberegister) verschiebt Daten bei jeder Taktflanke von links nach rechts. Jedes Bit bewegt sich an die nächste Position.

Funktionsweise eines 4-Bit-Schieberegisters

Initial: q0=0, q1=0, q2=0, q3=0
Clock 1: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2
Clock 2: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2

Nach 4 Taktzyklen erreicht das erste Eingangsbit q3.

Modulschnittstelle

Port	Direction	Width	Description
`clk`	input	1 Bit	Clock-Signal
`reset`	input	1 Bit	Setzt alle Ausgänge auf 0 zurück
`d`	input	1 Bit	Dateneingang
`q0`	output	1 Bit	Erster Flip-Flop-Ausgang
`q1`	output	1 Bit	Zweiter Flip-Flop-Ausgang
`q2`	output	1 Bit	Dritter Flip-Flop-Ausgang
`q3`	output	1 Bit	Vierter Flip-Flop-Ausgang

Ihre Aufgabe ist es, das folgende Modul zu vervollständigen.

Was zu tun ist:

Bei reset alle Ausgänge auf 0 setzen
Bei jeder steigenden Taktflanke Daten von links nach rechts verschieben:
1. q0 erhält d
2. q1 erhält das alte q0
3. q2 erhält das alte q1
4. q3 erhält das alte q2

Probier es selbst

module shift_register (
  input clk,
  input reset,
  input d,
  output reg q0,
  output reg q1,
  output reg q2,
  output reg q3
);
  
  // TODO: Add always @(posedge clk or posedge reset)
  // Bei Reset: q0<=0, q1<=0, q2<=0, q3<=0
  // Sonst: Daten shiften: q0 <= d, q1 <= q0, q2 <= q1, q3 <= q2

endmodule

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