Wire-Typ

In Verilog müssen wir deklarieren, welchen Signaltyp wir verwenden. Der häufigste Typ ist wire.

Ein wire stellt eine physische Verbindung zwischen Komponenten dar. Er ist wie ein echter Draht in einer Schaltung.

• Drähte können keine Werte speichern – sie leiten Werte lediglich weiter
• Drähte werden mit assign-Anweisungen verwendet
• Drähte werden verwendet, um Module miteinander zu verbinden

Einen Wire deklarieren

wire a;           // Ein-Bit-Leitung
wire b, c;        // Mehrere Leitungen in einer Zeile

Wie Drähte funktionieren

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x folgt immer y
endmodule

x ist mit y verbunden. Immer wenn sich y ändert, ändert sich x sofort.

Drähte werden häufig verwendet, um Eingänge und Ausgänge zu verbinden:

module and_gate(
  input a,      // 'a' ist standardmäßig ein Wire
  input b,      // 'b' ist standardmäßig ein Wire
  output c      // 'c' ist standardmäßig ein Wire
);
  assign c = a & b;  // c wird durch diese Zuweisung angesteuert
endmodule

In diesem Beispiel sind a, b und c allesamt Drähte.

Drähte sind der „Klebstoff“, der verschiedene Teile deiner Schaltung miteinander verbindet!