Wire Type

In Verilog müssen wir deklarieren, welchen Signaltyp wir verwenden. Der häufigste Typ ist wire.

Ein wire stellt eine physische Verbindung zwischen Komponenten dar. Es ist wie ein echter Draht in einer Schaltung.

• Wires können keine Werte speichern – sie leiten Werte einfach weiter
• Wires werden mit assign-Anweisungen verwendet
• Wires werden verwendet, um module miteinander zu verbinden

Einen wire deklarieren

wire a;           // Einzelbit-Wire
wire b, c;        // Mehrere Wires in einer Zeile

So funktionieren Wires

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x folgt immer y
endmodule

x ist mit y verbunden. Wann immer sich y ändert, ändert sich x sofort.

Wires werden üblicherweise verwendet, um Eingänge und Ausgänge zu verbinden:

module and_gate(
  input a,      // 'a' ist standardmäßig ein wire
  input b,      // 'b' ist standardmäßig ein wire
  output c      // 'c' ist standardmäßig ein wire
);
  assign c = a & b;  // c wird durch diese Zuweisung getrieben
endmodule

In diesem Beispiel sind a, b und c allesamt wires.

Wires sind der „Klebstoff“, der verschiedene Teile deiner Schaltung miteinander verbindet!