Menu
Coddy logo textTech

Wire-Typ

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 6 von 90.

In Verilog müssen wir deklarieren, welchen Signaltyp wir verwenden. Der am häufigsten verwendete Typ ist wire.

Ein wire repräsentiert eine physische Verbindung zwischen Komponenten. Es ist wie ein echter Draht in einem Schaltkreis.

  • Wires können keine Werte speichern – sie leiten Werte nur weiter
  • Wires werden mit assign-Anweisungen verwendet
  • Wires werden verwendet, um Module miteinander zu verbinden

Deklaration eines Wire

wire a;           // Ein-Bit-Wire
wire b, c;        // Mehrere Wires in einer Zeile

Wie Wires funktionieren

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x folgt immer y
endmodule

x ist mit y verbunden. Wann immer sich y ändert, ändert sich x sofort.

Wires werden häufig verwendet, um Eingänge und Ausgänge zu verbinden:

module and_gate(
  input a,      // 'a' ist standardmäßig ein Wire
  input b,      // 'b' ist standardmäßig ein Wire
  output c      // 'c' ist standardmäßig ein Wire
);
  assign c = a & b;  // c wird durch diese Zuweisung gesteuert
endmodule

In diesem Beispiel sind a, b und c allesamt Leitungen.

Leitungen sind der „Kleber“, der die verschiedenen Teile Ihrer Schaltung miteinander verbindet!

challenge icon

Aufgabe

Was zu tun ist:

  1. Füge ein Wire namens temp hinzu 

Spickzettel

Wire repräsentiert eine physische Verbindung zwischen Komponenten. Wires können keine Werte speichern — sie leiten Werte lediglich weiter.

wire a;       // Ein-Bit-Wire
wire b, c;    // Mehrere Wires in einer Zeile

Wires werden mit assign-Anweisungen verwendet. Wann immer sich die Quelle ändert, aktualisiert sich der Wire sofort:

wire x;
assign x = y;  // x folgt immer y

Moduleingänge und -ausgänge sind standardmäßig Wires:

module and_gate(
  input a,   // standardmäßig ein Wire
  input b,   // standardmäßig ein Wire
  output c   // standardmäßig ein Wire
);
  assign c = a & b;
endmodule

Probier es selbst

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // Hier die Leitung temp deklarieren 


endmodule
quiz iconTeste dich selbst

Diese Lektion enthält ein kurzes Quiz. Starte die Lektion, um es zu beantworten und deinen Fortschritt zu speichern.

Alle Lektionen in Grundlagen