Input- und Output-Ports

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 31 von 90.

Eingangs- und Ausgangsports sind die Verbindungen, die es einem Modul ermöglichen, mit der Außenwelt zu kommunizieren. Sie sind wie die Pins auf einem Chip. Ports sind die Schnittstelle zwischen einem Modul und dem restlichen Design.

Jedes Modul hat:

Eingangsports: Signale, die in das Modul hineinkommen
Ausgangsports: Signale, die aus dem Modul herausgehen

Eingangsports

Eingangsports empfangen Daten von außerhalb. Sie können innerhalb des Moduls nicht geändert werden: nur gelesen.

input clk;        // Ein-Bit-Eingang
input [7:0] data; // 8-Bit-Eingangsvektor
input a, b;       // Mehrere Eingänge in einer Zeile

Regeln für Eingaben:

Ihnen kann innerhalb des Moduls kein Wert zugewiesen werden
Sie können nicht als reg deklariert werden
Immer wire (standardmäßig)

Ausgangsports

Ausgangsports senden Daten nach außen. Sie können durch assign- oder always-Blöcke angesteuert werden.

output out;           // Ein-Bit-Ausgang
output [3:0] result;  // 4-Bit-Ausgang
output reg busy;      // Ausgang kann reg sein
output wire ready;    // Ausgang kann wire sein

Regeln für Ausgänge:

Kann wire (mit assign) oder reg (mit always) sein
Muss von etwas innerhalb des Moduls angesteuert werden

Syntax für Portdeklarationen

Die Syntax für Portdeklarationen ist die spezifische Art, wie du Eingangs- und Ausgangsports in einem Modul schreibst. Sie teilt Verilog drei Dinge über jeden Port mit:

Richtung: Handelt es sich um einen Eingang, einen Ausgang oder Ein-/Ausgang?
Größe: Wie viele Bit breit ist es?
Name: Wie wird es genannt?

module example (
  input [7:0] data_in,    // Eingabevektor
  input clk,              // Einzelner Eingang
  input enable,           // Einzelner Eingang
  output reg [7:0] out,   // Ausgabe-reg
  output busy             // Ausgabe-wire
);

Warum die Port-Richtung wichtig ist

Die Richtung teilt Verilog Folgendes mit:

Welche Signale das Modul lesen kann (Eingänge)
Welche Signale das Modul schreiben kann (Ausgänge)
Welche Arten von Verbindungen zulässig sind

Die Verwendung der falschen Richtung verursacht Kompilierungsfehler.

Codebeispiel

module port_demo (
  input [3:0] a,        // Kann nur gelesen werden
  input [3:0] b,        // Kann nur gelesen werden
  output reg [3:0] sum, // Kann geschrieben werden (reg)
  output [3:0] diff     // Kann geschrieben werden (wire)
);
  always @(*) begin
    sum = a + b;        // Schreiben in output reg
  end
  
  assign diff = a - b;   // Schreiben in output wire
endmodule

Aufgabe

Portdeklarationen vervollständigen

Was zu tun ist:

Füge einen 8-Bit-Eingang namens data_in hinzu
Füge einen 1-Bit-Eingang namens clk hinzu
Füge einen 4-Bit-Ausgang namens result hinzu (verwende reg: wird in einem always-Block zugewiesen)
Füge einen 1-Bit-Ausgang namens valid hinzu (verwende wire: wird mit assign zugewiesen)

Probier es selbst

module port_challenge (
  // Aufgabe 1: Füge einen 8-Bit-Eingang namens data_in hinzu
  
  
  // Aufgabe 2: Füge einen 1-Bit-Eingang namens clk hinzu
  
  
  // Aufgabe 3: Füge einen 4-Bit-Ausgang namens result hinzu (verwende reg)
  
  
  // Aufgabe 4: Füge einen 1-Bit-Ausgang namens valid hinzu (verwende wire)
  
  
);

  reg [3:0] counter;
  
  always @(posedge clk) begin
    counter <= counter + 1;
    result <= counter;
  end
  
  assign valid = (counter > 8);
  
endmodule