Designing The Logic
Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 44 von 90.
Aufgabe
Die Logik zu entwerfen bedeutet herauszufinden, welche Gleichungen die Schaltung basierend auf der Wahrheitstabelle benötigt.
Wahrheitstabelle:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Schritt 2: Das Muster für sum finden
- sum = 1, wenn a=0,b=1 oder a=1,b=0
- sum = 1, wenn a und b verschieden sind
- Verschieden = XOR →
sum = a ^ b
Schritt 3: Das Muster für carry finden
- carry = 1 nur, wenn a=1 und b=1
- Beide = AND →
carry = a & b
Schritt 4: Gleichungen schreiben
sum = a ^ b
carry = a & b
Aufgabe:
Deine Aufgabe besteht darin, die fehlenden Logikgleichungen innerhalb des Moduls hinzuzufügen.
1. Füge eine assign-Anweisung für sum hinzu (a XOR b)
2. Füge eine assign-Anweisung für carry hinzu (a AND b)
Probier es selbst
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleAlle Lektionen in Grundlagen
1Einführung
Was ist VerilogHardware vs. SoftwareIhr erstes ModulKommentareAbstraktionsebenen des Designs4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputÜbe selbstständig: Online-Verilog-Compiler