Parameters
Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 11 von 90.
Du kannst viele Kopien desselben Moduls erstellen und sie an verschiedenen Stellen verwenden. Dies nennt man **mehrere Instanzen**. Anstatt denselben Code immer wieder zu schreiben, schreibst du ihn einmal und verwendest ihn so oft wieder, wie du ihn brauchst. Jede Instanz ist eine separate Kopie dieser Hardware auf dem Chip.
Aber was ist, wenn jede Kopie unterschiedlich sein muss? Zum Beispiel ein 8-Bit-counter, ein 16-Bit-counter und ein 32-Bit-counter. Ohne parameter müsstest du drei separate module schreiben.
Parameter lösen dieses Problem.
Ein parameter ist ein konstanter Wert, den du beim Erstellen einer Instanz festlegen kannst. Damit kannst du jede Kopie des module unterschiedlich konfigurieren.
Parameter deklarieren
module counter #(
parameter WIDTH = 8
)(
input clk,
output reg [WIDTH-1:0] count
);
always @(posedge clk) count <= count + 1;
endmodule#(parameter WIDTH = 8) definiert einen Parameter namens WIDTH mit dem Standardwert 8.
Beim Deklarieren von Parametern verwenden wir das Symbol # direkt nach dem Modulnamen und vor der Portliste. Das # teilt Verilog mit, dass das Folgende eine Liste von Parametern ist, die das Modul konfigurieren. Wenn dein Modul keine Parameter hat, lässt du # einfach vollständig weg.
Parameter verwenden
Parameter können überall dort verwendet werden, wo eine Konstante benötigt wird:
reg [WIDTH-1:0] data; // Vektorgröße
count <= count + 1; // Funktioniert mit beliebiger Breite
assign out = data[WIDTH-1]; // MSB-PositionParameter überschreiben
Wenn du das Modul verwendest, kannst du den Parameterwert ändern:
// Standardbreite (8 Bits)
counter u1 (.clk(clk), .reset(reset), .count(count1));
// Überschreiben auf 16 Bits
counter #(.WIDTH(16)) u2 (.clk(clk), .count(count2));Mehrere Parameter
Du kannst mehrere Parameter haben:
module fifo #(
parameter DEPTH = 16,
parameter WIDTH = 8
)(
input clk, wr_en, rd_en,
input [WIDTH-1:0] data_in,
output [WIDTH-1:0] data_out
);
reg [WIDTH-1:0] memory [0:DEPTH-1];
endmoduleLocalparam
Ein localparam ist ähnlich, kann aber von außerhalb nicht überschrieben werden:
module example;
localparam STATE_IDLE = 2'b00;
localparam STATE_RUN = 2'b01;
localparam STATE_STOP = 2'b10;
// These values are fixed inside this module
endmoduleVerwende localparam für Konstanten, die sich nicht ändern sollten.
Aufgabe
Füge einen Parameter namens WIDTH mit dem Standardwert 4 hinzu.
Was zu tun ist:
- Füge einen Parameter namens
WIDTHhinzu - Lege seinen Standardwert auf
4fest - Der Parameter kommt nach dem Modulnamen in
#( )
Probier es selbst
module counter #(
// Parameter WIDTH hier mit Standardwert 4 hinzufügen
)(
input clk,
input reset,
output reg [WIDTH-1:0] count
);
endmoduleDiese Lektion enthält ein kurzes Quiz. Starte die Lektion, um es zu beantworten und deinen Fortschritt zu speichern.
Alle Lektionen in Grundlagen
1Einführung
Was ist VerilogHardware vs. SoftwareIhr erstes ModulKommentareAbstraktionsebenen des Designs4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicÜbe selbstständig: Online-Verilog-Compiler