Recap - Declare Signals

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 12 von 90.

Aufgabe

Füge die fehlenden Signaldeklarationen basierend auf dem hinzu, was du in diesem Kapitel gelernt hast.

Was zu tun ist:

Declare einen 8-bit wire namens data
Declare einen 4-bit reg namens counter
Declare einen integer namens i
Declare einen parameter namens MAX mit dem Wert 255

Probier es selbst

module data_types;
  // Deklariere einen 8-Bit-Wire namens data
  
  // Deklariere einen 4-Bit-Reg namens counter
  
  // Deklariere einen Integer namens i
  
  // Deklariere einen Parameter namens MAX mit dem Wert 255
  
endmodule

Alle Lektionen in Grundlagen

1Einführung

Was ist Verilog Hardware vs. Software Ihr erstes Modul Kommentare Abstraktionsebenen des Designs

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays ParametersRecap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

Übe selbstständig: Online-Verilog-Compiler